JP2004119750A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】エッチング工程における寸法精度を向上させ、レジスト反応生成物の除去が必要でないプラズマエッチングによるスリミング処理方法を実現する。
【解決手段】半導体基板を用いて放電させるダミー放電工程Ｆ１２と、実デバイスと同じで、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理工程Ｆ１３と、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する工程Ｆ１４とを備えたものである。
【選択図】 図１
【解決手段】半導体基板を用いて放電させるダミー放電工程Ｆ１２と、実デバイスと同じで、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理工程Ｆ１３と、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する工程Ｆ１４とを備えたものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造プロセス、特にエッチング方法、ゲートエッチング方法及び半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】特開平０９−２３７７７７号公報
【特許文献２】特開平０６−０８４８５１号公報
半導体デバイスの高速化、低消費電力化の要請を受けて、デザインルールの微細化は確実に進んでいる。これまで各工程毎の寸法管理値は実寸法の±１０％程度に設定されることが多かったが、微細化に伴って要求される加工精度も非常に厳しくなっている。
【０００３】
特にゲート工程に対してはその精度がトランジスタの性能につながり、ひいてはＬＳＩ全体の実力に大きく関わるため、特に厳しい要求が成されている。現在開発されているデバイスのゲート寸法は５０ｎｍ〜１００ｎｍ程度であり、管理幅を±１０％とすると±５〜１０ｎｍとなる。もちろん精度は高ければ高いほど良いということは言うまでもない。
【０００４】
さらに、現在要求される寸法をリンググラフィのみで実現することは難しく、一般的にゲート材加工前にプラズマエッチングによりレジストパターンをスリミング処理（幅の縮小）する方法が取られている。その寸法は大きく分けてレジストのみをスリミング処理するものとその下層にあるレジスト下層膜の有機膜を同時にスリミング処理するものとに分類される。レジストのみをスリミング処理するものは従来のアッシング装置を利用し、Ｏ２プラズマによって等方エッチをするが、横方向だけでなく同時に上方からもレジストがエッチング処理されるため、レジストの薄膜化に対応することは難しい。よって主にレジストとその下層にある有機膜を同時にスリミング処理する方法が【特許文献１】のように多く用いられている
【０００５】
一般に多くのエッチング工程では処理の再現性と安定性を向上させるために、プラズマエッチング処理の前にＳｉ基板を用いたダミー放電を行うのが通例である。さらに、プラズマエッチング装置によってはエッチング処理毎に装置内をクリーンにするクリーニング放電を行う場合もある。
プラズマエッチングによるゲートスリミング工程はデバイス特性を左右する最重要工程であるため、クリーニング放電とＳｉ基板を用いたダミー放電の両方を行っていることが多い。
【０００６】
また、【特許文献２】のように、クリーニング放電直後に、エッチング特性の安定状態をはかるために、半導体ウエハの被エッチング物と同じ特性を有するダミーウエハをプラズマでエッチング処理することも提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したスリミング処理方法を用いる場合、クリーニング放電とＳｉ基板を用いたダミー放電だけでは、その再現性と安定性に難があり、どんどん厳しくなる寸法精度の要求に対応できないことがわかった。
【０００８】
図７は従来技術の課題を説明する図で、任意の３つの孤立パターンを測定点Ａ，Ｂ，Ｃとし、横軸には処理順、縦軸には変換差（＝リソグラフィ寸法−エッチ寸法）を示す。
変換差はレジスト下層膜のスリミング時とその下層ゲート材加工時の寸法差を足したものとなるが、この変換差がばらつくということはたとえリソグラフィ寸法が全く同じであってもエッチング時の変換差によって実寸法は大きく変化してしまうことを意味する。
従って、寸法の精度が低く、同一ロット間でゲート寸法にバラツキが生じることなり、トランジスタの特性がウエハ間で大きく変動することとなる。
【０００９】
また、被エッチング物と同じ特性を有するダミーウエハを用いて放電を行う場合は、被エッチング物と同一成分で構成された反応生成物が装置内に付着することによりエッチング特性が安定領域に入るのを利用している。
【００１０】
この場合、レジストパターンが形成されているとレジストの反応生成物が装置内に付着するので、プラズマクリーニングを行って、レジストの反応生成物のみを異物として除去することが必要となる。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明はレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理を行った後、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するようにしたものである。
【００１２】
また本発明は全面にレジストを塗布したダミーサンプルを用いて、スリミングと同じ条件でプラズマによりエッチング処理するダミー処理を行った後、上記した同時スリミング処理を行うようにしたものである。
【００１３】
【発明の実施の形態】
図１は本発明の第１の実施形態を示すフローチャートである。
フローＦ１１では、従来と同様にプラズマエッチング装置内の雰囲気を清浄にするクリーニング放電を行う。例えば、装置の内壁等に有機膜が付着している場合は、有機膜を除去し易い酸素ガスを導入し、放電を起こして有機膜を除去する。
【００１４】
フローＦ１２では、従来と同様にエッチング装置内の雰囲気をその後実施するエッチング工程と同じ雰囲気にするダミー放電を行う。
半導体基板、例えばＳｉ基板を用いて、その後実施するエッチング条件で放電させ、プラズマエッチングを行う。
即ち、Ｓｉ基板を装置内に搬送し、エッチングガスを導入し、高周波パワーを電極に印加し、放電を起してプラズマエッチングを行う。
【００１５】
フロー１３では実デバイスと同じ構造、即ち膜構造が同じで、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理を行う。
レジスト下層膜は従来と同じくレジストパターンの下層にある有機膜のことであり、また、同時スリミング処理する技術自体は従来から公知のものである。
即ち、ダミーサンプルを装置内に搬送し、エッチングガスを導入し、放電させて等方的にプラズマエッチングを行う。
【００１６】
フローＦ１４では、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する。いわゆる本番の処理を行う。
【００１７】
ここで重要なことは、本番の同時スリミング処理を行う前に、レジストパターンを有するダミーサンプルを用いてダミー処理を行うことである。
ダミー処理条件はその後実施する本番のスリミング処理の条件と同一のものを使用する。
【００１８】
また、ダミーサンプルとして、レジストパターンを有するサンプルを用いることが重要で、レジスト領域が存在することを必要条件としている。
従来の場合は、被エッチング膜の反応生成物を利用するので、レジストの反応生成物を異物として除去するが、本発明の場合は、レジストの反応生成物を積極的に利用するもので、ダミー処理中にエッチングガス例えば酸素ガスと反応性の強いレジストから形成される堆積膜が装置の内壁に安定して付着することにより、エッチング特性の安定性、寸法精度の向上をはかっている。
【００１９】
図２及び図３は第１の実施形態の工程を示す図で、ゲート工程に適用した例を示している。
まず、図２において、プラズマエッチング装置内を図１のフローＦ１１のクリーニング放電でクリーンにするクリーニング工程を実施する。
次に、（ａ）に示すＳｉ基板を装置内に搬入し、フローＦ１２で説明したように酸素ガスを導入し、放電させるダミー放電を行い、その後Ｓｉ基板は装置内から取り出される。
【００２０】
（ｂ）は実デバイスと同じ構造をしたダミーサンプルを示す断面図で、Ｓｉ基板１上にゲート絶縁膜２、その上にＰｏｌｙ−Ｓｉ（ポリシリコン）のゲート材３、その上に有機膜のレジスト下層膜４を形成し、その上にレジストパターン５が形成されている。
このダミーサンプルを装置内に搬入し、フローＦ１３で説明したダミー処理工程で、プラズマエッチングによりレジストパターン５とレジスト下層膜４の同時スリミング処理を行い、その後ダミーサンプルは装置内から取り出される。
【００２１】
図３の（ｃ）は実デバイス用のレジストパターンを形成した半導体ウエハを示す断面図で、構造はダミーサンプルと同じである。この半導体ウエハを装置内に搬入し、プラズマエッチングによりレジストパターン５とレジスト下層膜４の同時スリミング処理を行う。
スリミング工程を経て、（ｄ）に示すようにレジストパターン５は等方的にプラズマエッチングによりスリミング処理されてレジストパターン５１となる。
レジストパターン５１のレジスト下層膜４は幅が縮小され、露出していたレジスト下層膜４は除去される。
【００２２】
その後、レジストパターン５１をマスクとしてゲート材３に公知のプラズマエッチングによるゲートエッチングが実施され、（ｅ）に示すようにゲート３１が形成され、アッシング及び洗浄工程で残されたレジストパターン５１、レジスト下層膜４が除去されて、（ｆ）に示すようにゲート３１が形成される。
【００２３】
図４は変換差バラツキを３σで示した図で、任意の３つの孤立パターンを側定点Ａ，Ｂ，Ｃとし、横軸を処理枚数、縦軸を３σにしたものである。
横軸の１〜４枚目のデータが従来技術のようにダミー処理導入前のデータで、それぞれの測定点で３σが９〜１０ｎｍとなっている。
【００２４】
２〜５枚目のデータがダミー処理を１枚導入した場合のデータで、それぞれの測定点で３σが４〜６ｎｍとなっている。また３〜５枚目のデータがダミー処理を２枚導入した場合のデータで、それぞれの測定点で３σが２〜６ｎｍとなっている。
従って、ダミー処理を導入するする前に比べて、ダミー処理を１〜２枚導入した場合には３σが半分位にまで減少することがわかる。
【００２５】
一般に、スリミング技術を用いたプラズマによるゲートエッチング工程は大きくレジスト下層膜の有機膜をスリミング処理する工程とゲート材をエッチング処理する工程とに分けられる。非常に精密な加工が要求されるゲート工程では発光強度によってエッチングの終点を検出する方法が一般的に用いられている。その最終検出時間はエッチングの状況をリアルタイムで観察できる一つのモニタ法である。
【００２６】
従って、その時間時間の変化を見ることによってエッチング状態の変化をみることができる。それぞれの工程での検出時間を表１に示す。
【表１】
【００２７】
有機膜をプラズマエッチングによりスリミング処理する工程での検出時間が一定であるのに対し、ゲート材をプラズマでエッチング処理する工程での検出時間は２枚目より安定し始める。
Ｓｉダミー放電を行わなかった場合の終点検出時間の変化も同表に示す。有機膜をエッチング処理する際の終点検出時間は１７ｓｅｃで一定であるのに対し、ゲート材をエッチング処理する工程での検出時間は１枚目が７５ｓｅｃで、２枚目以降は７１ｓｅｃへと近づく。
【００２８】
以上のデータより、ゲート材エッチングの正常値は７１ｓｅｃと予想され、その正常値に近づけるためには、スリミング処理の１枚目を、レジストパターンを有するダミーサンプルで実施することが重要であり、処理安定への効果が大きいといえる。
【００２９】
以上のように第１の実施形態によれば、レジストパターンを有するダミーサンプルでダミー処理を行うことによって、プラズマエッチングでの変換差のバラツキを低減でき、結果として寸法のバラツキを低減し、寸法精度の向上をはかることができる。
【００３０】
図５は本発明の第２の実施形態を示すフローチャートである。
図１に示した第１の実施形態とは、フローＦ２３が異なるだけで他は同じである。従って、フローＦ２３について説明し、他は説明を省略する。
【００３１】
フローＦ２３で使用するダミーサンプルは、実デバイスと被エッチング膜の材質が同じで、任意のレジストパターンを有するものである。
被エッチング膜は、ゲート材、ゲート絶縁膜、反射防止膜等のエッチング工程によるすべての被エッチング膜が対応する。
このダミーサンプルを用いて、レジストパターン及びレジスト下層膜を同時にスリミング処理するダミー処理を行う。
【００３２】
一般にデバイス毎にゲート構造は少なからず異なるものである。その相違点は膜厚であったり、不純物のインプランテーション濃度であったり、材質であったりする。もちろんマスクは異なり、反射防止膜の有無やレジストのパターン密度、膜厚等が変化する。
しかし、実デバイスと膜構成即ち被エッチング膜の材質さえ揃えておけば、ゲート材の膜厚やドーズ量がデバイス毎で変化し、さらにレジストのパターニングが異なる場合でもダミー処理を行うことによって、ゲート寸法のバラツキを低減することができる。
【００３３】
例えば、あるデバイス構造がＰｏｌｙ−Ｓｉ膜厚１５０ｎｍの単層構造で濃度１ｅ１５ｃｍ−３程度の不純物注入をしている場合、ダミーサンプルとしては、Ｐｏｌｙ−Ｓｉ膜厚２００ｎｍの単層構造で不純物注入なしのものを用いても良い。この場合、注入しないので、ダミーサンプルの作成時間が短縮できる。反射防止膜（有機ＢＡＲＣやＳｉＯＮ等）が存在する場合は、その材質は揃える必要がある。
【００３４】
以上のように第２の実施形態によれば、第１の実施形態の効果に加えて、任意のレジストパターンで良いので、デバイス毎にダミーサンプルを分ける必要がなく、一つのマスクでパターニングを行ったダミーサンプルを作成すれば良く、ダミーサンプルの作製が簡略化する効果がある。
【００３５】
図６は本発明の第３の実施形態を示すフローチャートである。
図１に示した第１の実施形態とは、フローＦ３３が異なるだけで他は同じである。従って、フローＦ３３について説明し、他は説明を省略する。
【００３６】
フローＦ３３で使用するダミーサンプルは、全面にレジストを塗布したもので、いわば全面レジストパターンを有するものである。
このダミーサンプルを使用してスリミング処理と同じ条件でエッチングをするダミー処理を行う。
【００３７】
第１の実施形態で説明したように、レジスト領域を備えていれば、エッチングガスとレジストから生成される堆積膜が装置の内壁に安定して付着するので、レジストパターンが全面であっても何ら問題はない。かえってパターニングが必要ではないので、その分工程の簡略化に寄与することになる。
【００３８】
以上のように第３の実施形態によれば、第２の実施形態の効果に加えて、第１及び第２の実施形態ではダミー処理によってゲートパターンが転写されてしまい、ダミーサンプルの再生ができないが、全面レジストパターンのダミーサンプルを用いることによってダミーサンプルの再利用が可能となる。
【００３９】
次に第４の実施形態について説明する。
一般にゲート材として良く用いられるＰｏｌｙ−ＳｉやＷＳｉ等の処理にはＣｌ２やＨＢｒ等の腐食性のガスがよく用いられる。
第３の実施形態ではエッチングのための放電ガスについては特定していないが、第４の実施形態ではダミー処理工程で使用する放電ガスにＣｌ２やＨＢｒ等の腐食性ガスを含まないようにエッチング条件を設定する。
【００４０】
例えばＰｏｌｙ−Ｓｉゲートの場合の必要条件（ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、８ｍＴｏｒｒ、ＴｏｐＲＦ＝２５０Ｗ、ＢｏｔｔｏｍＲＦ＝３０Ｗ）を、改良条件（Ｈｅ／ＣＦ４＝１００／２０ｓｃｃｍ、１５ｍＴｏｒｒ、ＴｏｐＲＦ＝２５０Ｗ、ＢｏｔｔｏｍＲＦ＝３０Ｗ）等に変更すれば良い。
このようにダミー処理工程の処理条件を腐食性ガスを含まないものにすることによって、全面に塗布したレジスト中に腐食ガスが取り込まれなくなるため、トランスファチャンバやロードロックチャンバの腐食を極力抑えることができる。
【００４１】
以上のように第４の実施形態によれば、第３の実施形態の効果に加えて、プラズマエッチング装置内の部品の腐食を抑制するので、装置の寿命も延び、また、腐食ガスが大気中に漏れないため、環境面でも有効である。
【００４２】
【発明の効果】
上記したように、本発明によれば、レジスト領域を有するダミーサンプルでダミー処理を行うので、エッチング工程における寸法のバラツキを低減し、寸法精度の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフローチャート
【図２】第１の実施形態の工程を示す図（その１）
【図３】第１の実施形態の工程を示す図（その２）
【図４】変換差バラツキを示す図
【図５】本発明の第２の実施形態を示すフローチャート
【図６】本発明の第３の実施形態を示すフローチャート
【図７】従来技術の課題を説明する図
【符号の説明】
１ Ｓｉ基板
２ ゲート絶縁膜
３ ゲート材
３１ ゲート
４ レジスト下層膜
５ レジストパターン
５１ スリミングされたレジストパターン
Ｆ１１〜Ｆ１４，Ｆ２３，Ｆ３３ フロー
【発明の属する技術分野】
本発明は半導体装置の製造プロセス、特にエッチング方法、ゲートエッチング方法及び半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
【特許文献１】特開平０９−２３７７７７号公報
【特許文献２】特開平０６−０８４８５１号公報
半導体デバイスの高速化、低消費電力化の要請を受けて、デザインルールの微細化は確実に進んでいる。これまで各工程毎の寸法管理値は実寸法の±１０％程度に設定されることが多かったが、微細化に伴って要求される加工精度も非常に厳しくなっている。
【０００３】
特にゲート工程に対してはその精度がトランジスタの性能につながり、ひいてはＬＳＩ全体の実力に大きく関わるため、特に厳しい要求が成されている。現在開発されているデバイスのゲート寸法は５０ｎｍ〜１００ｎｍ程度であり、管理幅を±１０％とすると±５〜１０ｎｍとなる。もちろん精度は高ければ高いほど良いということは言うまでもない。
【０００４】
さらに、現在要求される寸法をリンググラフィのみで実現することは難しく、一般的にゲート材加工前にプラズマエッチングによりレジストパターンをスリミング処理（幅の縮小）する方法が取られている。その寸法は大きく分けてレジストのみをスリミング処理するものとその下層にあるレジスト下層膜の有機膜を同時にスリミング処理するものとに分類される。レジストのみをスリミング処理するものは従来のアッシング装置を利用し、Ｏ２プラズマによって等方エッチをするが、横方向だけでなく同時に上方からもレジストがエッチング処理されるため、レジストの薄膜化に対応することは難しい。よって主にレジストとその下層にある有機膜を同時にスリミング処理する方法が【特許文献１】のように多く用いられている
【０００５】
一般に多くのエッチング工程では処理の再現性と安定性を向上させるために、プラズマエッチング処理の前にＳｉ基板を用いたダミー放電を行うのが通例である。さらに、プラズマエッチング装置によってはエッチング処理毎に装置内をクリーンにするクリーニング放電を行う場合もある。
プラズマエッチングによるゲートスリミング工程はデバイス特性を左右する最重要工程であるため、クリーニング放電とＳｉ基板を用いたダミー放電の両方を行っていることが多い。
【０００６】
また、【特許文献２】のように、クリーニング放電直後に、エッチング特性の安定状態をはかるために、半導体ウエハの被エッチング物と同じ特性を有するダミーウエハをプラズマでエッチング処理することも提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記したスリミング処理方法を用いる場合、クリーニング放電とＳｉ基板を用いたダミー放電だけでは、その再現性と安定性に難があり、どんどん厳しくなる寸法精度の要求に対応できないことがわかった。
【０００８】
図７は従来技術の課題を説明する図で、任意の３つの孤立パターンを測定点Ａ，Ｂ，Ｃとし、横軸には処理順、縦軸には変換差（＝リソグラフィ寸法−エッチ寸法）を示す。
変換差はレジスト下層膜のスリミング時とその下層ゲート材加工時の寸法差を足したものとなるが、この変換差がばらつくということはたとえリソグラフィ寸法が全く同じであってもエッチング時の変換差によって実寸法は大きく変化してしまうことを意味する。
従って、寸法の精度が低く、同一ロット間でゲート寸法にバラツキが生じることなり、トランジスタの特性がウエハ間で大きく変動することとなる。
【０００９】
また、被エッチング物と同じ特性を有するダミーウエハを用いて放電を行う場合は、被エッチング物と同一成分で構成された反応生成物が装置内に付着することによりエッチング特性が安定領域に入るのを利用している。
【００１０】
この場合、レジストパターンが形成されているとレジストの反応生成物が装置内に付着するので、プラズマクリーニングを行って、レジストの反応生成物のみを異物として除去することが必要となる。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明はレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理を行った後、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するようにしたものである。
【００１２】
また本発明は全面にレジストを塗布したダミーサンプルを用いて、スリミングと同じ条件でプラズマによりエッチング処理するダミー処理を行った後、上記した同時スリミング処理を行うようにしたものである。
【００１３】
【発明の実施の形態】
図１は本発明の第１の実施形態を示すフローチャートである。
フローＦ１１では、従来と同様にプラズマエッチング装置内の雰囲気を清浄にするクリーニング放電を行う。例えば、装置の内壁等に有機膜が付着している場合は、有機膜を除去し易い酸素ガスを導入し、放電を起こして有機膜を除去する。
【００１４】
フローＦ１２では、従来と同様にエッチング装置内の雰囲気をその後実施するエッチング工程と同じ雰囲気にするダミー放電を行う。
半導体基板、例えばＳｉ基板を用いて、その後実施するエッチング条件で放電させ、プラズマエッチングを行う。
即ち、Ｓｉ基板を装置内に搬送し、エッチングガスを導入し、高周波パワーを電極に印加し、放電を起してプラズマエッチングを行う。
【００１５】
フロー１３では実デバイスと同じ構造、即ち膜構造が同じで、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理を行う。
レジスト下層膜は従来と同じくレジストパターンの下層にある有機膜のことであり、また、同時スリミング処理する技術自体は従来から公知のものである。
即ち、ダミーサンプルを装置内に搬送し、エッチングガスを導入し、放電させて等方的にプラズマエッチングを行う。
【００１６】
フローＦ１４では、実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する。いわゆる本番の処理を行う。
【００１７】
ここで重要なことは、本番の同時スリミング処理を行う前に、レジストパターンを有するダミーサンプルを用いてダミー処理を行うことである。
ダミー処理条件はその後実施する本番のスリミング処理の条件と同一のものを使用する。
【００１８】
また、ダミーサンプルとして、レジストパターンを有するサンプルを用いることが重要で、レジスト領域が存在することを必要条件としている。
従来の場合は、被エッチング膜の反応生成物を利用するので、レジストの反応生成物を異物として除去するが、本発明の場合は、レジストの反応生成物を積極的に利用するもので、ダミー処理中にエッチングガス例えば酸素ガスと反応性の強いレジストから形成される堆積膜が装置の内壁に安定して付着することにより、エッチング特性の安定性、寸法精度の向上をはかっている。
【００１９】
図２及び図３は第１の実施形態の工程を示す図で、ゲート工程に適用した例を示している。
まず、図２において、プラズマエッチング装置内を図１のフローＦ１１のクリーニング放電でクリーンにするクリーニング工程を実施する。
次に、（ａ）に示すＳｉ基板を装置内に搬入し、フローＦ１２で説明したように酸素ガスを導入し、放電させるダミー放電を行い、その後Ｓｉ基板は装置内から取り出される。
【００２０】
（ｂ）は実デバイスと同じ構造をしたダミーサンプルを示す断面図で、Ｓｉ基板１上にゲート絶縁膜２、その上にＰｏｌｙ−Ｓｉ（ポリシリコン）のゲート材３、その上に有機膜のレジスト下層膜４を形成し、その上にレジストパターン５が形成されている。
このダミーサンプルを装置内に搬入し、フローＦ１３で説明したダミー処理工程で、プラズマエッチングによりレジストパターン５とレジスト下層膜４の同時スリミング処理を行い、その後ダミーサンプルは装置内から取り出される。
【００２１】
図３の（ｃ）は実デバイス用のレジストパターンを形成した半導体ウエハを示す断面図で、構造はダミーサンプルと同じである。この半導体ウエハを装置内に搬入し、プラズマエッチングによりレジストパターン５とレジスト下層膜４の同時スリミング処理を行う。
スリミング工程を経て、（ｄ）に示すようにレジストパターン５は等方的にプラズマエッチングによりスリミング処理されてレジストパターン５１となる。
レジストパターン５１のレジスト下層膜４は幅が縮小され、露出していたレジスト下層膜４は除去される。
【００２２】
その後、レジストパターン５１をマスクとしてゲート材３に公知のプラズマエッチングによるゲートエッチングが実施され、（ｅ）に示すようにゲート３１が形成され、アッシング及び洗浄工程で残されたレジストパターン５１、レジスト下層膜４が除去されて、（ｆ）に示すようにゲート３１が形成される。
【００２３】
図４は変換差バラツキを３σで示した図で、任意の３つの孤立パターンを側定点Ａ，Ｂ，Ｃとし、横軸を処理枚数、縦軸を３σにしたものである。
横軸の１〜４枚目のデータが従来技術のようにダミー処理導入前のデータで、それぞれの測定点で３σが９〜１０ｎｍとなっている。
【００２４】
２〜５枚目のデータがダミー処理を１枚導入した場合のデータで、それぞれの測定点で３σが４〜６ｎｍとなっている。また３〜５枚目のデータがダミー処理を２枚導入した場合のデータで、それぞれの測定点で３σが２〜６ｎｍとなっている。
従って、ダミー処理を導入するする前に比べて、ダミー処理を１〜２枚導入した場合には３σが半分位にまで減少することがわかる。
【００２５】
一般に、スリミング技術を用いたプラズマによるゲートエッチング工程は大きくレジスト下層膜の有機膜をスリミング処理する工程とゲート材をエッチング処理する工程とに分けられる。非常に精密な加工が要求されるゲート工程では発光強度によってエッチングの終点を検出する方法が一般的に用いられている。その最終検出時間はエッチングの状況をリアルタイムで観察できる一つのモニタ法である。
【００２６】
従って、その時間時間の変化を見ることによってエッチング状態の変化をみることができる。それぞれの工程での検出時間を表１に示す。
【表１】
有機膜をプラズマエッチングによりスリミング処理する工程での検出時間が一定であるのに対し、ゲート材をプラズマでエッチング処理する工程での検出時間は２枚目より安定し始める。
Ｓｉダミー放電を行わなかった場合の終点検出時間の変化も同表に示す。有機膜をエッチング処理する際の終点検出時間は１７ｓｅｃで一定であるのに対し、ゲート材をエッチング処理する工程での検出時間は１枚目が７５ｓｅｃで、２枚目以降は７１ｓｅｃへと近づく。
【００２８】
以上のデータより、ゲート材エッチングの正常値は７１ｓｅｃと予想され、その正常値に近づけるためには、スリミング処理の１枚目を、レジストパターンを有するダミーサンプルで実施することが重要であり、処理安定への効果が大きいといえる。
【００２９】
以上のように第１の実施形態によれば、レジストパターンを有するダミーサンプルでダミー処理を行うことによって、プラズマエッチングでの変換差のバラツキを低減でき、結果として寸法のバラツキを低減し、寸法精度の向上をはかることができる。
【００３０】
図５は本発明の第２の実施形態を示すフローチャートである。
図１に示した第１の実施形態とは、フローＦ２３が異なるだけで他は同じである。従って、フローＦ２３について説明し、他は説明を省略する。
【００３１】
フローＦ２３で使用するダミーサンプルは、実デバイスと被エッチング膜の材質が同じで、任意のレジストパターンを有するものである。
被エッチング膜は、ゲート材、ゲート絶縁膜、反射防止膜等のエッチング工程によるすべての被エッチング膜が対応する。
このダミーサンプルを用いて、レジストパターン及びレジスト下層膜を同時にスリミング処理するダミー処理を行う。
【００３２】
一般にデバイス毎にゲート構造は少なからず異なるものである。その相違点は膜厚であったり、不純物のインプランテーション濃度であったり、材質であったりする。もちろんマスクは異なり、反射防止膜の有無やレジストのパターン密度、膜厚等が変化する。
しかし、実デバイスと膜構成即ち被エッチング膜の材質さえ揃えておけば、ゲート材の膜厚やドーズ量がデバイス毎で変化し、さらにレジストのパターニングが異なる場合でもダミー処理を行うことによって、ゲート寸法のバラツキを低減することができる。
【００３３】
例えば、あるデバイス構造がＰｏｌｙ−Ｓｉ膜厚１５０ｎｍの単層構造で濃度１ｅ１５ｃｍ−３程度の不純物注入をしている場合、ダミーサンプルとしては、Ｐｏｌｙ−Ｓｉ膜厚２００ｎｍの単層構造で不純物注入なしのものを用いても良い。この場合、注入しないので、ダミーサンプルの作成時間が短縮できる。反射防止膜（有機ＢＡＲＣやＳｉＯＮ等）が存在する場合は、その材質は揃える必要がある。
【００３４】
以上のように第２の実施形態によれば、第１の実施形態の効果に加えて、任意のレジストパターンで良いので、デバイス毎にダミーサンプルを分ける必要がなく、一つのマスクでパターニングを行ったダミーサンプルを作成すれば良く、ダミーサンプルの作製が簡略化する効果がある。
【００３５】
図６は本発明の第３の実施形態を示すフローチャートである。
図１に示した第１の実施形態とは、フローＦ３３が異なるだけで他は同じである。従って、フローＦ３３について説明し、他は説明を省略する。
【００３６】
フローＦ３３で使用するダミーサンプルは、全面にレジストを塗布したもので、いわば全面レジストパターンを有するものである。
このダミーサンプルを使用してスリミング処理と同じ条件でエッチングをするダミー処理を行う。
【００３７】
第１の実施形態で説明したように、レジスト領域を備えていれば、エッチングガスとレジストから生成される堆積膜が装置の内壁に安定して付着するので、レジストパターンが全面であっても何ら問題はない。かえってパターニングが必要ではないので、その分工程の簡略化に寄与することになる。
【００３８】
以上のように第３の実施形態によれば、第２の実施形態の効果に加えて、第１及び第２の実施形態ではダミー処理によってゲートパターンが転写されてしまい、ダミーサンプルの再生ができないが、全面レジストパターンのダミーサンプルを用いることによってダミーサンプルの再利用が可能となる。
【００３９】
次に第４の実施形態について説明する。
一般にゲート材として良く用いられるＰｏｌｙ−ＳｉやＷＳｉ等の処理にはＣｌ２やＨＢｒ等の腐食性のガスがよく用いられる。
第３の実施形態ではエッチングのための放電ガスについては特定していないが、第４の実施形態ではダミー処理工程で使用する放電ガスにＣｌ２やＨＢｒ等の腐食性ガスを含まないようにエッチング条件を設定する。
【００４０】
例えばＰｏｌｙ−Ｓｉゲートの場合の必要条件（ＨＢｒ／Ｏ２＝１００／３ｓｃｃｍ、８ｍＴｏｒｒ、ＴｏｐＲＦ＝２５０Ｗ、ＢｏｔｔｏｍＲＦ＝３０Ｗ）を、改良条件（Ｈｅ／ＣＦ４＝１００／２０ｓｃｃｍ、１５ｍＴｏｒｒ、ＴｏｐＲＦ＝２５０Ｗ、ＢｏｔｔｏｍＲＦ＝３０Ｗ）等に変更すれば良い。
このようにダミー処理工程の処理条件を腐食性ガスを含まないものにすることによって、全面に塗布したレジスト中に腐食ガスが取り込まれなくなるため、トランスファチャンバやロードロックチャンバの腐食を極力抑えることができる。
【００４１】
以上のように第４の実施形態によれば、第３の実施形態の効果に加えて、プラズマエッチング装置内の部品の腐食を抑制するので、装置の寿命も延び、また、腐食ガスが大気中に漏れないため、環境面でも有効である。
【００４２】
【発明の効果】
上記したように、本発明によれば、レジスト領域を有するダミーサンプルでダミー処理を行うので、エッチング工程における寸法のバラツキを低減し、寸法精度の向上をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すフローチャート
【図２】第１の実施形態の工程を示す図（その１）
【図３】第１の実施形態の工程を示す図（その２）
【図４】変換差バラツキを示す図
【図５】本発明の第２の実施形態を示すフローチャート
【図６】本発明の第３の実施形態を示すフローチャート
【図７】従来技術の課題を説明する図
【符号の説明】
１ Ｓｉ基板
２ ゲート絶縁膜
３ ゲート材
３１ ゲート
４ レジスト下層膜
５ レジストパターン
５１ スリミングされたレジストパターン
Ｆ１１〜Ｆ１４，Ｆ２３，Ｆ３３ フロー
Claims (9)
- 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
実デバイスと同じ構造で、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する工程と
を備えたことを特徴とするエッチング方法。 - 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
実デバイスと被エッチング膜の材質が同じで、任意のレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する工程と
を備えたことを特徴とするエッチング方法。 - 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
全面にレジストを塗布したダミーサンプルを用いて、スリミングと同じ条件でプラズマによりエッチング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にスリミング処理する工程と
を備えたことを特徴とするエッチング方法。 - 請求項３記載のエッチング方法において、前記ダミー処理の際、放電ガスに腐食性ガスを含まないようにエッチング条件を設定することを特徴とするエッチング方法。
- 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
実デバイスと同じ構造で、同じレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にゲートスリミング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にゲートスリミング処理する工程と
を備えたことを特徴とするゲートエッチング方法。 - 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
実デバイスと被エッチング膜の材質が同じで、任意のレジストパターンを有するダミーサンプルを用いて、レジストパターン及びレジスト下層膜をプラズマエッチングにより同時にゲートスリミング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にゲートスリミング処理する工程と
を備えたことを特徴とするゲートエッチング方法。 - 半導体基板を用いて、エッチングガスを導入し、高周波電力を印加して放電させるダミー放電工程と、
全面にレジストを塗布したダミーサンプルを用いて、ゲートスリミングと同じ条件でプラズマによりエッチング処理するダミー処理工程と、
実デバイス用のレジストパターンを形成した半導体ウエハでレジストパターン及びレジスト下層膜をプラズマエッチングにより同時にゲートスリミング処理する工程と
を備えたことを特徴とするゲートエッチング方法。 - 請求項７記載のゲートエッチング方法において、前記ダミー処理の際、放電ガスに腐食性ガスを含まないようにエッチング条件を設定することを特徴とするゲートエッチング方法。
- 請求項５〜８の何れかに記載のゲートエッチング方法によりゲートスリミング処理したレジストパターン及びレジスト下層膜をマスクとしてゲート材をエッチング処理する工程と、残されたレジストパターンとレジスト下層膜を除去する工程を経てゲートを形成することを特徴とする半導体素子の製造方法。
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