JPH05161118A - ベロシティエラー検出装置 - Google Patents
ベロシティエラー検出装置Info
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- JPH05161118A JPH05161118A JP3321625A JP32162591A JPH05161118A JP H05161118 A JPH05161118 A JP H05161118A JP 3321625 A JP3321625 A JP 3321625A JP 32162591 A JP32162591 A JP 32162591A JP H05161118 A JPH05161118 A JP H05161118A
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Abstract
(57)【要約】
【目的】 ＲＯＭや乗算器を用いずに、加減算器，スイ
ッチ，Ｄフリップフロップ等で構成した回路でベロシテ
ィエラーを検出する。 【構成】 絶対値回路１１は各Ｈ間のベロシティエラー
の振幅値を算出する。除算回路１５はＳＰ信号をもとに
絶対値回路１１の出力から設定値“Ｎ”を除算し、商と
剰余を出力する。遅延回路１７はＳＰ信号を所定期間遅
延させる。補正信号発生回路１２は遅延回路１７の出力
を基準として剰余を累積加算し、桁上げが生じたときに
商の補正信号を発生する。補正データ生成回路１３は補
正信号発生回路１２の出力をもとに“０”，“１”の補
正信号を発生させ、かつ、入力信号であるベロシティエ
ラーの極性により出力の符号を反転させる。加算器１６
は補正データ生成回路１３の出力と商を加算する。積分
器１４は加算器１６の出力を１Ｈ前の位相誤差θn-1に
累積加算する。
ッチ，Ｄフリップフロップ等で構成した回路でベロシテ
ィエラーを検出する。 【構成】 絶対値回路１１は各Ｈ間のベロシティエラー
の振幅値を算出する。除算回路１５はＳＰ信号をもとに
絶対値回路１１の出力から設定値“Ｎ”を除算し、商と
剰余を出力する。遅延回路１７はＳＰ信号を所定期間遅
延させる。補正信号発生回路１２は遅延回路１７の出力
を基準として剰余を累積加算し、桁上げが生じたときに
商の補正信号を発生する。補正データ生成回路１３は補
正信号発生回路１２の出力をもとに“０”，“１”の補
正信号を発生させ、かつ、入力信号であるベロシティエ
ラーの極性により出力の符号を反転させる。加算器１６
は補正データ生成回路１３の出力と商を加算する。積分
器１４は加算器１６の出力を１Ｈ前の位相誤差θn-1に
累積加算する。
Description
【０００１】
【産業上の利用分野】本発明はＶＴＲのディジタル映像
信号処理に関するもので、再生映像信号に残留する１ラ
イン内の位相誤差を検出する回路を対象としたものであ
る。
信号処理に関するもので、再生映像信号に残留する１ラ
イン内の位相誤差を検出する回路を対象としたものであ
る。
【０００２】
【従来の技術】近年、半導体プロセス技術の進歩にとも
ない、民生用ＶＴＲの映像信号処理にも様々なディジタ
ル技術が導入されている。
ない、民生用ＶＴＲの映像信号処理にも様々なディジタ
ル技術が導入されている。
【０００３】例えば、再生信号の時間軸補正を行うＴＢ
Ｃ（タイムベースコレクタ）なども大容量メモリの普及
により中級機クラスの機種に取り入れられている。
Ｃ（タイムベースコレクタ）なども大容量メモリの普及
により中級機クラスの機種に取り入れられている。
【０００４】ＴＢＣは再生同期信号やバースト信号から
タイムベースエラーおよびベロシティエラーと呼ばれる
位相誤差信号を検出し、その信号をもとに時間軸の補正
を行うものである。
タイムベースエラーおよびベロシティエラーと呼ばれる
位相誤差信号を検出し、その信号をもとに時間軸の補正
を行うものである。
【０００５】図６はタイムベースエラーとベロシティエ
ラーの関係を示した波形図である。いま、図６（ａ）に
示すような残留位相誤差が再生信号に生じていたとす
る。この位相誤差を映像信号の各ラインの始まりの部分
で検出し、１Ｈ（Ｈ：水平同期期間）期間ホールドした
信号がタイムベースエラーであり、図６（ｂ）に示すよ
うな波形となる。
ラーの関係を示した波形図である。いま、図６（ａ）に
示すような残留位相誤差が再生信号に生じていたとす
る。この位相誤差を映像信号の各ラインの始まりの部分
で検出し、１Ｈ（Ｈ：水平同期期間）期間ホールドした
信号がタイムベースエラーであり、図６（ｂ）に示すよ
うな波形となる。
【０００６】さらに、各Ｈ毎のタイムベースエラーの差
をとったものがベロシティエラーであり、図６（ｃ）に
示すような波形となる。
をとったものがベロシティエラーであり、図６（ｃ）に
示すような波形となる。
【０００７】残留位相誤差を図６（ｂ）で示したタイム
ベースエラーのみで補正しようとすると、映像信号の各
Ｈの始まりの部分では補正がきくが、終わりのほうに行
くにしたがって補正がきかなくなり、画面の右側で色む
ら等が生じる原因となる。そのために図６（ｃ）で示し
たベロシティエラーの検出が必要となり、タイムベース
エラーとあわせることによりライン内の残留位相誤差は
ほぼ完全に補正できる。
ベースエラーのみで補正しようとすると、映像信号の各
Ｈの始まりの部分では補正がきくが、終わりのほうに行
くにしたがって補正がきかなくなり、画面の右側で色む
ら等が生じる原因となる。そのために図６（ｃ）で示し
たベロシティエラーの検出が必要となり、タイムベース
エラーとあわせることによりライン内の残留位相誤差は
ほぼ完全に補正できる。
【０００８】また、色信号に関しても従来のフィードバ
ックＡＰＣ（自動位相制御）に加えて残留位相誤差の補
正にフィードフォワードＡＰＣを用いた例も報告されて
おり、残留位相誤差の検出方法としてＴＢＣと同様もの
を用いることができる。
ックＡＰＣ（自動位相制御）に加えて残留位相誤差の補
正にフィードフォワードＡＰＣを用いた例も報告されて
おり、残留位相誤差の検出方法としてＴＢＣと同様もの
を用いることができる。
【０００９】上述したベロシティエラーの検出方法とし
て、従来は図７に示すような回路構成をとっている。
て、従来は図７に示すような回路構成をとっている。
【００１０】入力端子７ａに与えられた差分信号Δθは
各Ｈ間のベロシティエラーを表し、図６（ｃ）に示した
１次近似の関数となる。従って、映像信号の１Ｈ内にＮ
個のサンプリング点が存在するとすれば１次関数の傾き
はΔθ／Ｎで表されるからこの計算をＲＯＭテーブル７
１を用いて実現する。
各Ｈ間のベロシティエラーを表し、図６（ｃ）に示した
１次近似の関数となる。従って、映像信号の１Ｈ内にＮ
個のサンプリング点が存在するとすれば１次関数の傾き
はΔθ／Ｎで表されるからこの計算をＲＯＭテーブル７
１を用いて実現する。
【００１１】カウンタ７２は入力端子７ｃに与えられる
１ビットのＳＰ（スタートパルス）信号によりカウント
アップを始める。ＳＰ信号はＮクロック毎に入力される
ため、カウント値は０からＮ−１となる。
１ビットのＳＰ（スタートパルス）信号によりカウント
アップを始める。ＳＰ信号はＮクロック毎に入力される
ため、カウント値は０からＮ−１となる。
【００１２】したがって、ＲＯＭテーブル７１とカウン
タ７２の出力を乗算器６３で乗算することにより、１ラ
イン内のベロシティエラーを求めることができる。
タ７２の出力を乗算器６３で乗算することにより、１ラ
イン内のベロシティエラーを求めることができる。
【００１３】最後に、入力端子７ｂに与えられる１Ｈ前
のタイムベースエラーθn-1を加算器７４を用いて乗算
器７３の出力と加算することで、出力端子７ｄにベロシ
ティエラーの検出信号を得ることができる。
のタイムベースエラーθn-1を加算器７４を用いて乗算
器７３の出力と加算することで、出力端子７ｄにベロシ
ティエラーの検出信号を得ることができる。
【００１４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ＲＯＭや乗算器が必要であるうえに、１
ライン内のベロシティエラーがΔθ≧Ｎの関係になる可
能性があった場合、ＲＯＭテーブルは商と剰余の両方の
データを出力する必要があるため、剰余のデータ精度を
保つにはＲＯＭテーブルの出力と乗算器の入力のビット
数を増やさなければならず、ＬＳＩ化を図るうえで回路
規模が大きくなるという問題点を有していた。
来の構成では、ＲＯＭや乗算器が必要であるうえに、１
ライン内のベロシティエラーがΔθ≧Ｎの関係になる可
能性があった場合、ＲＯＭテーブルは商と剰余の両方の
データを出力する必要があるため、剰余のデータ精度を
保つにはＲＯＭテーブルの出力と乗算器の入力のビット
数を増やさなければならず、ＬＳＩ化を図るうえで回路
規模が大きくなるという問題点を有していた。
【００１５】
【課題を解決するための手段】この目的を達成するため
に本発明のベロシティエラー検出装置は、映像信号のｎ
ライン目の位相誤差とｎ−１ライン目の位相誤差の差分
である差分入力信号の絶対値をとる絶対値回路と、前記
絶対値回路の出力と１ビットのスタートパルスを入力と
し、除算結果である商と剰余を出力する除算回路と、前
記スタートパルスを所定期間遅延させる遅延回路と、前
記除算回路の剰余の出力と前記遅延回路の出力を入力と
し、商の補正信号を１ビットで出力する補正信号発生回
路と、前記補正信号発生回路の出力と前記差分入力信号
の符号ビットを入力とし、商の補正データを出力する補
正データ生成回路と、前記補正データ生成回路の出力と
前記除算回路の商の出力を加算する加算器と、前記加算
器の出力と前記ｎ−１ライン目の位相誤差と前記遅延回
路の出力を入力とし、ベロシティエラーの検出信号を出
力する積分回路と、からなる構成を有している。
に本発明のベロシティエラー検出装置は、映像信号のｎ
ライン目の位相誤差とｎ−１ライン目の位相誤差の差分
である差分入力信号の絶対値をとる絶対値回路と、前記
絶対値回路の出力と１ビットのスタートパルスを入力と
し、除算結果である商と剰余を出力する除算回路と、前
記スタートパルスを所定期間遅延させる遅延回路と、前
記除算回路の剰余の出力と前記遅延回路の出力を入力と
し、商の補正信号を１ビットで出力する補正信号発生回
路と、前記補正信号発生回路の出力と前記差分入力信号
の符号ビットを入力とし、商の補正データを出力する補
正データ生成回路と、前記補正データ生成回路の出力と
前記除算回路の商の出力を加算する加算器と、前記加算
器の出力と前記ｎ−１ライン目の位相誤差と前記遅延回
路の出力を入力とし、ベロシティエラーの検出信号を出
力する積分回路と、からなる構成を有している。
【００１６】
【作用】本発明は上記した構成により、まず絶対値回路
でベロシティエラーの振幅を求める。除算回路では求め
た振幅値から定数“Ｎ”を除算する。除算した結果は１
次関数の傾きを表しており、整数部が商，小数部が剰余
として出力される。
でベロシティエラーの振幅を求める。除算回路では求め
た振幅値から定数“Ｎ”を除算する。除算した結果は１
次関数の傾きを表しており、整数部が商，小数部が剰余
として出力される。
【００１７】補正信号発生回路ではこの剰余を累積加算
し、整数部への桁上がりを検出するたびに商に対する補
正信号を発生させる。
し、整数部への桁上がりを検出するたびに商に対する補
正信号を発生させる。
【００１８】この補正信号をもとに補正データ生成回路
は、補正時に“１”，無補正時に“０”を生成し、さら
に差分入力信号の符号により単調減少の場合には−１倍
した信号を出力する。
は、補正時に“１”，無補正時に“０”を生成し、さら
に差分入力信号の符号により単調減少の場合には−１倍
した信号を出力する。
【００１９】加算器で商と加算された新たな補正データ
が積分回路で累積加算され、１Ｈ前のタイムベースエラ
ーと加算することにより１次関数の傾きが１以上のとき
にも正確な１ライン内のベロシティエラーを検出するこ
とができる。
が積分回路で累積加算され、１Ｈ前のタイムベースエラ
ーと加算することにより１次関数の傾きが１以上のとき
にも正確な１ライン内のベロシティエラーを検出するこ
とができる。
【００２０】
【実施例】以下、本発明の実施例について、図１〜図６
を参照しながら説明する。
を参照しながら説明する。
【００２１】図１は本発明の実施例におけるベロシティ
エラー検出装置の構成を示したブロック図である。
エラー検出装置の構成を示したブロック図である。
【００２２】入力端子１ａに与えられたΔθは上述した
ように各Ｈ間のベロシティエラーを表しており、その極
性は図６（ｃ）に示すように正負いずれもとり得るた
め、まず絶対値回路１１で絶対値をとってベロシティエ
ラーの振幅を算出し、図５に構成を示した除算回路１５
の入力端子５ｂにＡＢＳ信号として入力される。
ように各Ｈ間のベロシティエラーを表しており、その極
性は図６（ｃ）に示すように正負いずれもとり得るた
め、まず絶対値回路１１で絶対値をとってベロシティエ
ラーの振幅を算出し、図５に構成を示した除算回路１５
の入力端子５ｂにＡＢＳ信号として入力される。
【００２３】除算回路１５では入力端子５ｃのＳＰ信号
を基準信号としてアップカウンタ５５がクリアされると
同時にスイッチ５３でＡＢＳ信号が取り込まれる。
を基準信号としてアップカウンタ５５がクリアされると
同時にスイッチ５３でＡＢＳ信号が取り込まれる。
【００２４】Ｄフリップフロップ５４はスイッチ５３の
出力を１クロック間保持し、減算器５１にフィードバッ
クする。減算器５１はフィードバックされたデータから
入力端子５ａに設定された定数“Ｎ”を減算し、その結
果が正の時のみアップカウンタ５５はカウントアップ
し、スイッチ５２は減算器５１の出力を選択する。
出力を１クロック間保持し、減算器５１にフィードバッ
クする。減算器５１はフィードバックされたデータから
入力端子５ａに設定された定数“Ｎ”を減算し、その結
果が正の時のみアップカウンタ５５はカウントアップ
し、スイッチ５２は減算器５１の出力を選択する。
【００２５】そして、減算器５１の出力が負になるまで
上記した演算を行った結果、アップカウンタ５５の出力
が商、Ｄフリップフロップ５４の出力が剰余として出力
端子５ｄ，５ｅにそれぞれ出力される。
上記した演算を行った結果、アップカウンタ５５の出力
が商、Ｄフリップフロップ５４の出力が剰余として出力
端子５ｄ，５ｅにそれぞれ出力される。
【００２６】図２に構成を示した補正信号発生回路１２
は除算回路１５で求めた剰余を累積加算して整数部への
桁上がりを検出し、その補正信号を発生させる回路であ
る。
は除算回路１５で求めた剰余を累積加算して整数部への
桁上がりを検出し、その補正信号を発生させる回路であ
る。
【００２７】入力端子２ｂのＳＰ信号をもとにスイッチ
２３は定数“０”を選択し、次のクロックでＤフリップ
フロップ２４はクリアされる。
２３は定数“０”を選択し、次のクロックでＤフリップ
フロップ２４はクリアされる。
【００２８】入力端子２ａに与えられた除算回路１５の
商の出力であるｄｉｖ１信号は加算器２１でＤフリップ
フロップ２４からのフィードバック信号と累積加算され
る。
商の出力であるｄｉｖ１信号は加算器２１でＤフリップ
フロップ２４からのフィードバック信号と累積加算され
る。
【００２９】そして、減算器２２で加算器２１の出力か
ら定数“Ｎ”を減算し、結果が正であれば減算器２２の
出力を，負であれば加算器２１の出力をスイッチ２３が
選択する。
ら定数“Ｎ”を減算し、結果が正であれば減算器２２の
出力を，負であれば加算器２１の出力をスイッチ２３が
選択する。
【００３０】減算器２２の符号ビットはスイッチ２３の
制御を行うと同時に出力端子２ｃからＳＮＧ２信号とし
て出力される。
制御を行うと同時に出力端子２ｃからＳＮＧ２信号とし
て出力される。
【００３１】この回路は基本的にはｄｉｖ１信号を入力
とする積分回路であるが、２のべき乗でオーバーフロー
せずに定数“Ｎ”以上になったときにオーバーフローす
る。これは剰余すなわち小数点以下の値を累積加算し、
整数部への桁上がりが生じたときにオーバーフローする
ことを意味している。したがって、減算器２２の符号ビ
ットを商に対する補正信号とすることができる。
とする積分回路であるが、２のべき乗でオーバーフロー
せずに定数“Ｎ”以上になったときにオーバーフローす
る。これは剰余すなわち小数点以下の値を累積加算し、
整数部への桁上がりが生じたときにオーバーフローする
ことを意味している。したがって、減算器２２の符号ビ
ットを商に対する補正信号とすることができる。
【００３２】補正データ生成回路１３はΔθの符号ビッ
トであるＳＮＧ１信号と補正信号発生回路１２からのＳ
ＮＧ２信号をもとに商の補正データを生成する回路であ
る。
トであるＳＮＧ１信号と補正信号発生回路１２からのＳ
ＮＧ２信号をもとに商の補正データを生成する回路であ
る。
【００３３】図３にその構成を示す。説明のため演算は
すべて２の補数で行っているとする。
すべて２の補数で行っているとする。
【００３４】図６（ｃ）の波形図からもわかるように、
ベロシティエラーは単調増加あるいは単調減少のいずれ
かであり、そのどちらかはＳＮＧ１信号の極性によって
知ることができる。すなわち、正の時には入力端子３ａ
は“０”であるため、ＸＯＲゲート３１の出力はオール
“０”となり、負の時には“１”であるため、ＸＯＲゲ
ート３１の出力はオール“１”となる。そして、この信
号の新たなＬＳＢとして“１”を付加した信号がＡＮＤ
ゲート３２に入力される。この操作は、ベロシティエラ
ーが単調増加のときには２の補数の“１”を、単調減少
のときには“−１”を設定していることになる。
ベロシティエラーは単調増加あるいは単調減少のいずれ
かであり、そのどちらかはＳＮＧ１信号の極性によって
知ることができる。すなわち、正の時には入力端子３ａ
は“０”であるため、ＸＯＲゲート３１の出力はオール
“０”となり、負の時には“１”であるため、ＸＯＲゲ
ート３１の出力はオール“１”となる。そして、この信
号の新たなＬＳＢとして“１”を付加した信号がＡＮＤ
ゲート３２に入力される。この操作は、ベロシティエラ
ーが単調増加のときには２の補数の“１”を、単調減少
のときには“−１”を設定していることになる。
【００３５】入力端子３ｂに与えられるＳＮＧ２信号は
商に対する補正が必要かどうかを判断する信号である。
すなわち、この信号が“０”のときにはＮＯＴゲート３
３によりＡＮＤゲート３２がアクティブになり、出力端
子３ｃに補正データが出力され、“１”のときにはＡＮ
Ｄゲート３２はマスクされ、補正データは出力されな
い。
商に対する補正が必要かどうかを判断する信号である。
すなわち、この信号が“０”のときにはＮＯＴゲート３
３によりＡＮＤゲート３２がアクティブになり、出力端
子３ｃに補正データが出力され、“１”のときにはＡＮ
Ｄゲート３２はマスクされ、補正データは出力されな
い。
【００３６】したがって、補正データ生成回路１３の出
力と除算回路１５の商の出力を加算器１６で加算するこ
とにより、Δθ≧Ｎとなるようなベロシティエラーに対
しても、１ライン内のベロシティエラー補正データを正
確に生成することができる。
力と除算回路１５の商の出力を加算器１６で加算するこ
とにより、Δθ≧Ｎとなるようなベロシティエラーに対
しても、１ライン内のベロシティエラー補正データを正
確に生成することができる。
【００３７】積分回路１４は加算器１６の出力を累積加
算する回路であり、その構成を図４に示す。
算する回路であり、その構成を図４に示す。
【００３８】入力端子４ｃのＳＰ信号をもとにスイッチ
４３は入力端子４ｂに与えられた１Ｈ前の位相誤差θ
n-1を選択する。Ｄフリップフロップ４２は次のクロッ
クでこのθn-1を加算器４１にフィードバックし、つぎ
のＳＰ信号が入力されるまでのＮクロック間、加算器１
６の出力である補正データを累積加算し続けることにな
る。
４３は入力端子４ｂに与えられた１Ｈ前の位相誤差θ
n-1を選択する。Ｄフリップフロップ４２は次のクロッ
クでこのθn-1を加算器４１にフィードバックし、つぎ
のＳＰ信号が入力されるまでのＮクロック間、加算器１
６の出力である補正データを累積加算し続けることにな
る。
【００３９】この結果、出力端子４ｄにはタイムベース
エラーである１Ｈ前の位相誤差θn- 1から現在の位相誤
差θnまでの１ライン内のベロシティエラーθ（Ｉ），
（Ｉ＝０〜Ｎ−１）が検出されて出力されることにな
る。
エラーである１Ｈ前の位相誤差θn- 1から現在の位相誤
差θnまでの１ライン内のベロシティエラーθ（Ｉ），
（Ｉ＝０〜Ｎ−１）が検出されて出力されることにな
る。
【００４０】
【発明の効果】以上のように本発明では、１ライン内の
ベロシティエラーを検出する手段として、おもに加算
器，減算器，スイッチ，Ｄフリップフロップからなる回
路を用いており、ＲＯＭや乗算器は一切必要としない。
ベロシティエラーを検出する手段として、おもに加算
器，減算器，スイッチ，Ｄフリップフロップからなる回
路を用いており、ＲＯＭや乗算器は一切必要としない。
【００４１】また、ベロシティエラーの傾きが“１”以
上である場合でも簡単な除算回路を設けて商と剰余に分
けることにより、演算のビット数を増やさずに検出精度
を保つことができる。
上である場合でも簡単な除算回路を設けて商と剰余に分
けることにより、演算のビット数を増やさずに検出精度
を保つことができる。
【図１】本発明の実施例におけるベロシティエラー検出
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２】図１における補正信号発生回路１２の具体的な
構成を示すブロック図
構成を示すブロック図
【図３】図１における補正データ生成回路１３の具体的
な構成を示すブロック図
な構成を示すブロック図
【図４】図１における積分回路１４の具体的な構成を示
すブロック図
すブロック図
【図５】図１における除算回路１５の具体的な構成を示
すブロック図
すブロック図
【図６】タイムベースエラーおよびベロシティエラーを
表わす波形図
表わす波形図
【図７】従来のベロシティエラー検出装置の具体的な構
成を示すブロック図
成を示すブロック図
１１ 絶対値回路 １２ 補正信号発生回路 １３ 補正データ生成回路 １４ 積分回路 １５ 除算回路 １７ 遅延回路 １６，２１，４１，７４ 加算器 ２２，５１ 減算器 ２３，４３，５２，５３ スイッチ ２４，４２，５４ Ｄフリップフロップ ５５ アップカウンタ ３１ ＸＯＲゲート ３２ ＡＮＤゲート ３３ ＮＯＴゲート
Claims (5)
- 【請求項１】映像信号のｎライン目の位相誤差とｎ−１
ライン目の位相誤差の差分である入力信号の絶対値をと
る絶対値回路と、 前記絶対値回路の出力と１ビットのスタートパルスを入
力とし、除算結果である商と剰余を出力する除算回路
と、 前記スタートパルスを所定期間遅延させる遅延回路と、 前記除算回路の剰余の出力と前記遅延回路の出力を入力
とし、商の補正信号を１ビットで出力する補正信号発生
回路と、 前記補正信号発生回路の出力と前記差分入力信号の符号
ビットを入力とし、商の補正データを出力する補正デー
タ生成回路と、 前記補正データ生成回路の出力と前記除算回路の商の出
力を加算する加算器と、 前記加算器の出力と前記ｎ−１ライン目の位相誤差と前
記遅延回路の出力を入力とし、ベロシティエラーの検出
信号を出力する積分回路と、 を備えたベロシティエラー検出装置。 - 【請求項２】補正信号発生回路は遅延回路の出力信号を
もとに取り込まれた除算回路の出力を加算器を用いて累
積加算し、加算結果が設定値“Ｎ”以上となったときに
その差分値を加算器にフィードバックする構成をとり、
商の補正信号として加算結果から設定値“Ｎ”を減算し
た結果の符号ビットを出力する回路である請求項１に記
載のベロシティエラー検出装置。 - 【請求項３】補正データ生成回路は入力された２ビット
の制御信号の極性に基づいて“０”，“１”，“−１”
の補正データを生成する回路である請求項１に記載のベ
ロシティエラー検出装置。 - 【請求項４】積分回路はタイムベースエラーにベロシテ
ィエラーの補正データを累積加算する回路である請求項
１に記載のベロシティエラー検出装置。 - 【請求項５】除算回路はスタートパルスをもとに取り込
まれた絶対値回路の出力から定数“Ｎ”を除算して商と
剰余を出力する回路である請求項１に記載のベロシティ
エラー検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321625A JP2553794B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321625A JP2553794B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05161118A true JPH05161118A (ja) | 1993-06-25 |
| JP2553794B2 JP2553794B2 (ja) | 1996-11-13 |
Family
ID=18134602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3321625A Expired - Fee Related JP2553794B2 (ja) | 1991-12-05 | 1991-12-05 | ベロシティエラー検出装置 |
Country Status (1)
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| JP (1) | JP2553794B2 (ja) |
-
1991
- 1991-12-05 JP JP3321625A patent/JP2553794B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2553794B2 (ja) | 1996-11-13 |
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