JPH0516064B2 - - Google Patents
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- Publication number
- JPH0516064B2 JPH0516064B2 JP61109616A JP10961686A JPH0516064B2 JP H0516064 B2 JPH0516064 B2 JP H0516064B2 JP 61109616 A JP61109616 A JP 61109616A JP 10961686 A JP10961686 A JP 10961686A JP H0516064 B2 JPH0516064 B2 JP H0516064B2
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- JP
- Japan
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- bus
- signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
≪産業上の利用分野≫
本発明は、マイクロコンピユータシステム等に
おいて用いられるシステムバスリリース回路に関
する。
おいて用いられるシステムバスリリース回路に関
する。
≪従来の技術≫
マイクロコンピユータシステム等において用い
られるバスアービトレーシヨンシステムの１つと
して、従来、第２図に示す回路が知られている。
られるバスアービトレーシヨンシステムの１つと
して、従来、第２図に示す回路が知られている。
この図に示す回路は、システムバス（アービト
レーシヨン用バスを含む）１に接続されるマスタ
２，３，４と、システムアービタ５とを備えてお
り、各マスタ２〜４には、各々第３図に示す如く
CPU６とデコーダ７と、システムバスリクエス
タ８とが設けられている。
レーシヨン用バスを含む）１に接続されるマスタ
２，３，４と、システムアービタ５とを備えてお
り、各マスタ２〜４には、各々第３図に示す如く
CPU６とデコーダ７と、システムバスリクエス
タ８とが設けられている。
そして、各マスタ２，３，４のいずれか、例え
ばマスタ３のシステムバスリクエスタ８がバス要
求信号BR1を出力したとき、システムアービタ
５によつて他のマスタ２，４がバス使用中信号
BBSYを出力しているか否かがモニタされ、これ
らのマスタ２，４がバスを使用中でないときに限
り、システムアービタ５がバス要求信号BR1を
出力しているマスタ３に対してバスの使用許可信
号BG1を与える。これにより、このマスタ３が
バス使用中信号BBSYを出力してバスを使用す
る。
ばマスタ３のシステムバスリクエスタ８がバス要
求信号BR1を出力したとき、システムアービタ
５によつて他のマスタ２，４がバス使用中信号
BBSYを出力しているか否かがモニタされ、これ
らのマスタ２，４がバスを使用中でないときに限
り、システムアービタ５がバス要求信号BR1を
出力しているマスタ３に対してバスの使用許可信
号BG1を与える。これにより、このマスタ３が
バス使用中信号BBSYを出力してバスを使用す
る。
またこれら各マスタ２〜４のシステムバスリク
エスタ８がバス要求信号BR2、BR1、BR0を
各々同時に出力したときには、システムアービタ
５がこれらバス要求信号BR2、BR1、BR0のう
ち、最も優先順位の高いバス要求信号BR2を出
力しているマスタ２を選択し、このマスタ２に対
してバスの使用許可信号BG2を与える。
エスタ８がバス要求信号BR2、BR1、BR0を
各々同時に出力したときには、システムアービタ
５がこれらバス要求信号BR2、BR1、BR0のう
ち、最も優先順位の高いバス要求信号BR2を出
力しているマスタ２を選択し、このマスタ２に対
してバスの使用許可信号BG2を与える。
≪発明が解決しようとする問題点≫
ところでこのような従来のバスアービトレーシ
ヨンシステムにおいては、第３図に示す通り各マ
スタ２〜４内に設けられ、それぞれ所定のバスサ
イクルで動作するCPU６がデコーダ７を介して
システムバスリクエスタ８をアクセスしてバスを
１回使用すれば、１回のバスサイクルが終了した
とき、すぐにネゲートしてバスを開放してしまう
ので、マスタがバスを１回使用する毎に、バスの
アービトレーシヨンが発生し、バスのオーバーヘ
ツドが増大するという問題があつた。
ヨンシステムにおいては、第３図に示す通り各マ
スタ２〜４内に設けられ、それぞれ所定のバスサ
イクルで動作するCPU６がデコーダ７を介して
システムバスリクエスタ８をアクセスしてバスを
１回使用すれば、１回のバスサイクルが終了した
とき、すぐにネゲートしてバスを開放してしまう
ので、マスタがバスを１回使用する毎に、バスの
アービトレーシヨンが発生し、バスのオーバーヘ
ツドが増大するという問題があつた。
本発明は上記の事情に鑑み、マスタ２がバスサ
イクル以上続けてシステムバスを使用するときに
は、このマスタがスシテムバスをリリースしない
ようにしてバスのオーバーヘツドが増大しないよ
うにすることができるシステムバスリリース回路
を提供することを目的としている。
イクル以上続けてシステムバスを使用するときに
は、このマスタがスシテムバスをリリースしない
ようにしてバスのオーバーヘツドが増大しないよ
うにすることができるシステムバスリリース回路
を提供することを目的としている。
≪問題点を解決するための手段≫
上記問題点を解決するため本発明によるシステ
ムバスリリース回路は、所定のバスサイクルで動
作するCPUからバスの使用を要求するデコード
信号を受けたとき前記バスにバス要求信号を送出
し、前記バスからバス使用許可信号を受けたとき
バス使用中信号を前記バスに送出し、バス解放信
号を受けたとき前記バスを解放するシステムバス
リクエスタと、 前記CPUが前記バスサイクルの最初に発する
アドレスストローブ信号を受けたときから時間計
数を開始し、前記バス使用許可信号を受けたとき
前記時間計数を解除し、前記時間計数の開始から
予め設定された所定時間内に前記バスからバス使
用許可要求信号を受けたときは前記バス解放信号
を前記バスリクエスタに供給せず、前記所定時間
経過後に前記バスからバス使用許可要求信号を受
けたときは前記バス解放信号を前記バスリクエス
タに供給するバス解放信号生成手段とを備えた構
成となつている。
ムバスリリース回路は、所定のバスサイクルで動
作するCPUからバスの使用を要求するデコード
信号を受けたとき前記バスにバス要求信号を送出
し、前記バスからバス使用許可信号を受けたとき
バス使用中信号を前記バスに送出し、バス解放信
号を受けたとき前記バスを解放するシステムバス
リクエスタと、 前記CPUが前記バスサイクルの最初に発する
アドレスストローブ信号を受けたときから時間計
数を開始し、前記バス使用許可信号を受けたとき
前記時間計数を解除し、前記時間計数の開始から
予め設定された所定時間内に前記バスからバス使
用許可要求信号を受けたときは前記バス解放信号
を前記バスリクエスタに供給せず、前記所定時間
経過後に前記バスからバス使用許可要求信号を受
けたときは前記バス解放信号を前記バスリクエス
タに供給するバス解放信号生成手段とを備えた構
成となつている。
≪実施例≫
第１図は本発明によるシステムバスリリース回
路の一実施例を示すブロツク図である。
路の一実施例を示すブロツク図である。
この図に示すシステムバスリリース回路は、バ
スアービトレーシヨンシステムのマスタ９内に設
けられており、CPU１０と、デコーダ１１と、
システムバスリクエスタ１２と、タイマ１３と、
ゲート回路１４とを備えている。
スアービトレーシヨンシステムのマスタ９内に設
けられており、CPU１０と、デコーダ１１と、
システムバスリクエスタ１２と、タイマ１３と、
ゲート回路１４とを備えている。
CPU１０は、マスタ９を制御するものであり、
他のメモリをアクセスするときや、バスの使用を
要求するときには、バスサイクルの最初にアドレ
スストローブ信号STBを出力する。この後、
CPU１０は、他のメモリをアクセスするときに、
アドレス信号AD1を出力し、またバスを要求す
るときには、アドレス信号AD2を出力する。
他のメモリをアクセスするときや、バスの使用を
要求するときには、バスサイクルの最初にアドレ
スストローブ信号STBを出力する。この後、
CPU１０は、他のメモリをアクセスするときに、
アドレス信号AD1を出力し、またバスを要求す
るときには、アドレス信号AD2を出力する。
デコーダ１１は、前記アドレス信号AD2が供
給されたときに、これをデコードするように構成
されており、ここで得られたデコード信号DSは、
システムバスリクエスタ１２に供給される。
給されたときに、これをデコードするように構成
されており、ここで得られたデコード信号DSは、
システムバスリクエスタ１２に供給される。
システムバスリクエスタ１２は、前記デコード
信号DSが供給されたときにバス使用要求信号
BR1をバスに出力し、この状態でバス使用許可
信号BG1が供給されたときに、バス使用中信号
BBSYを出力して前記CPU１０にバスを使用さ
せる。そして、このシステムバスリクエスタ１２
は、バス開放信号BRELが供給されたとき、バス
使用中信号BBSYの出力を停止してバスを開放す
る。
信号DSが供給されたときにバス使用要求信号
BR1をバスに出力し、この状態でバス使用許可
信号BG1が供給されたときに、バス使用中信号
BBSYを出力して前記CPU１０にバスを使用さ
せる。そして、このシステムバスリクエスタ１２
は、バス開放信号BRELが供給されたとき、バス
使用中信号BBSYの出力を停止してバスを開放す
る。
また、タイマ１３は、前記アドレスストローブ
信号STBが出力されてから前記デコード信号DS
が出力されるまでの時間Ｔを計数するように構成
されており、この計数時間Ｔが予め決められた所
定時間T1を越えたとき、すなわち前記CPU１０
がバスを続けて使用しないとき、“１”信号S1を
発生してこれをゲート回路１４に供給する。また
このタイマ１３は前記バス使用許可信号BG1が
供給されたときに、時間計数を解除する。
信号STBが出力されてから前記デコード信号DS
が出力されるまでの時間Ｔを計数するように構成
されており、この計数時間Ｔが予め決められた所
定時間T1を越えたとき、すなわち前記CPU１０
がバスを続けて使用しないとき、“１”信号S1を
発生してこれをゲート回路１４に供給する。また
このタイマ１３は前記バス使用許可信号BG1が
供給されたときに、時間計数を解除する。
ゲート回路１４は、アンドゲート１５と、オア
ゲート１６とを備えており、前記“１”信号S1
が供給されていない場合においても、バス使用要
求信号BR2が供給されときにバス開放信号BREL
を発生して、これを前記システムバスリクエスタ
１２に供給する。
ゲート１６とを備えており、前記“１”信号S1
が供給されていない場合においても、バス使用要
求信号BR2が供給されときにバス開放信号BREL
を発生して、これを前記システムバスリクエスタ
１２に供給する。
また前記“１”信号S1が供給されているとき
には、バス使用要求信号BR2、０のいずれが供
給されたときにも、バス開放信号BRELを発生し
て、これを前記システムバスリクエスタ１２に供
給する。
には、バス使用要求信号BR2、０のいずれが供
給されたときにも、バス開放信号BRELを発生し
て、これを前記システムバスリクエスタ１２に供
給する。
すなわち、タイマ１３およびゲート回路１４に
より、アドレススローブ信号STBを受けたとき
からの計数時間Ｔと、予め設定された所定時間
T1とを比較して、バスからバス使用許可要求信
号BR0を受けたときは、その比較結果により、
バス開放信号BRELをバスリクエスタ１２に供給
するか否かを決定するバス解放信号生成手段を構
成する。
より、アドレススローブ信号STBを受けたとき
からの計数時間Ｔと、予め設定された所定時間
T1とを比較して、バスからバス使用許可要求信
号BR0を受けたときは、その比較結果により、
バス開放信号BRELをバスリクエスタ１２に供給
するか否かを決定するバス解放信号生成手段を構
成する。
このようにこの実施例においては、タイマ１３
によつてCPU１０が続けてバスを使用するかど
うかを検出して、このCPU１０が続けてバスを
使用するときには、バス継続使用信号としての
“０”信号S1を発生して、これをゲート回路１４
に供給する。ゲート回路１４はバス使用要求信号
BR0が供給されてもバス開放信号BRELを発生し
ないようにしたので、このCPU１０が続けてバ
スを使用するときには、このマスタ９よりも優先
順位が高いマスタがバス使用要求信号BR2を出
力しない限り、バスを開放しないようにすること
ができる。
によつてCPU１０が続けてバスを使用するかど
うかを検出して、このCPU１０が続けてバスを
使用するときには、バス継続使用信号としての
“０”信号S1を発生して、これをゲート回路１４
に供給する。ゲート回路１４はバス使用要求信号
BR0が供給されてもバス開放信号BRELを発生し
ないようにしたので、このCPU１０が続けてバ
スを使用するときには、このマスタ９よりも優先
順位が高いマスタがバス使用要求信号BR2を出
力しない限り、バスを開放しないようにすること
ができる。
これにより、バスのオーバーヘツドが増大しな
いようにすることができる。
いようにすることができる。
≪発明の効果≫
以上説明したように本発明によれば、CPUが
バスの使用を要求するとき、バスにバス要求信号
を送出し、バスからバスの使用許可信号を受けた
ときCPUにバスを使用させ、バス解放信号を受
けたときバスを解放するシステムバスリクエスタ
と、アドレスストローブ信号を受けたときからの
計数時間と、予め設定された所定時間とを比較し
て、バスからバス使用許可要求信号を受けたとき
は、その比較結果により、バス解放信号をバスリ
クエスタに供給するか否かを決定するバス解放信
号生成手段とを備えることにより、マスタの
CPUが２バスサイクル以上続けてシステムバス
を使用するときには、システムバスを解放しない
ようにしてバスのオーバーヘツドが増大しないよ
うにすることができる。
バスの使用を要求するとき、バスにバス要求信号
を送出し、バスからバスの使用許可信号を受けた
ときCPUにバスを使用させ、バス解放信号を受
けたときバスを解放するシステムバスリクエスタ
と、アドレスストローブ信号を受けたときからの
計数時間と、予め設定された所定時間とを比較し
て、バスからバス使用許可要求信号を受けたとき
は、その比較結果により、バス解放信号をバスリ
クエスタに供給するか否かを決定するバス解放信
号生成手段とを備えることにより、マスタの
CPUが２バスサイクル以上続けてシステムバス
を使用するときには、システムバスを解放しない
ようにしてバスのオーバーヘツドが増大しないよ
うにすることができる。
第１図は本発明によるシステムバスリリース回
路の一実施例を示すブロツク図、第２図は一般的
なバスアービトレーシヨンシステムの一例を示す
ブロツク図、第３図はこのバスアービトレーシヨ
ンシステムで用いられるマスタの従来例を示すブ
ロツク図である。 １０……CPU、１２……システムバスリクエ
スタ、１３……検出部（タイマ）、１４……バス
開放制御部（ゲート回路）。
路の一実施例を示すブロツク図、第２図は一般的
なバスアービトレーシヨンシステムの一例を示す
ブロツク図、第３図はこのバスアービトレーシヨ
ンシステムで用いられるマスタの従来例を示すブ
ロツク図である。 １０……CPU、１２……システムバスリクエ
スタ、１３……検出部（タイマ）、１４……バス
開放制御部（ゲート回路）。
Claims (1)
- 【特許請求の範囲】 １ バスの使用権を制御するシステムバスリリー
ス回路において、 所定のバスサイクルで動作するCPUからバス
の使用を要求するデコード信号を受けたとき前記
バスにバス要求信号を送出し、前記バスからバス
使用許可信号を受けたときバス使用中信号を前記
バスに送出し、バス解放信号を受けたとき前記バ
スを解放するシステムバスリクエスタと、 前記CPUが前記バスサイクルの最初に発する
アドレスストローブ信号を受けたときから時間計
数を開始し、前記バス使用許可信号を受けたとき
前記時間計数を解除し、前記時間計数の開始から
予め設定された所定時間内に前記バスからバス使
用許可要求信号を受けたときは前記バス解放信号
を前記バスリクエスタに供給せず、前記所定時間
経過後に前記バスからバス使用許可要求信号を受
けたときは前記バス解放信号を前記バスリクエス
タに供給するバス解放信号生成手段とを備えたこ
とを特徴とするシステムバスリリース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961686A JPS62266641A (ja) | 1986-05-15 | 1986-05-15 | システムバスリリ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10961686A JPS62266641A (ja) | 1986-05-15 | 1986-05-15 | システムバスリリ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62266641A JPS62266641A (ja) | 1987-11-19 |
| JPH0516064B2 true JPH0516064B2 (ja) | 1993-03-03 |
Family
ID=14514809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10961686A Granted JPS62266641A (ja) | 1986-05-15 | 1986-05-15 | システムバスリリ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62266641A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295133A (en) * | 1976-02-06 | 1977-08-10 | Mitsubishi Electric Corp | Buss occupation demand adjusting system |
-
1986
- 1986-05-15 JP JP10961686A patent/JPS62266641A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5295133A (en) * | 1976-02-06 | 1977-08-10 | Mitsubishi Electric Corp | Buss occupation demand adjusting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62266641A (ja) | 1987-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |