JPH05152345A - リセス構造を有するｆｅｔの製造方法 - Google Patents
リセス構造を有するｆｅｔの製造方法Info
- Publication number
- JPH05152345A JPH05152345A JP31721791A JP31721791A JPH05152345A JP H05152345 A JPH05152345 A JP H05152345A JP 31721791 A JP31721791 A JP 31721791A JP 31721791 A JP31721791 A JP 31721791A JP H05152345 A JPH05152345 A JP H05152345A
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- polyimide
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Abstract
(57)【要約】
【目的】 レジストの代わりに、ポリイミド膜及び上層
膜としてのＳｉＯ2膜又はメタル膜によって構成される
ゲートパターンを形成し、耐熱性に優れた蒸着マスクを
用いてゲート電極を形成する。 【構成】 化合物半導体を用いるリセス構造を有するＦ
ＥＴの製造方法において、活性層が形成された半導体基
板に耐熱性を有するＳｉＯ2 膜７とポリイミド膜６を形
成し、レジストパターンを用いてＳｉＯ2 膜７をエッチ
ングし、前記レジストパターンを除去後、ポリイミド層
６を選択的にエッチングし、ゲートメタル９ａ，９ｂを
蒸着後、ポリイミド層６を除去し、ゲート部分以外のゲ
ートメタル９ｂとＳｉＯ2 膜７を同時に除去して、ゲー
ト電極１０を形成する工程とを順に施す。
膜としてのＳｉＯ2膜又はメタル膜によって構成される
ゲートパターンを形成し、耐熱性に優れた蒸着マスクを
用いてゲート電極を形成する。 【構成】 化合物半導体を用いるリセス構造を有するＦ
ＥＴの製造方法において、活性層が形成された半導体基
板に耐熱性を有するＳｉＯ2 膜７とポリイミド膜６を形
成し、レジストパターンを用いてＳｉＯ2 膜７をエッチ
ングし、前記レジストパターンを除去後、ポリイミド層
６を選択的にエッチングし、ゲートメタル９ａ，９ｂを
蒸着後、ポリイミド層６を除去し、ゲート部分以外のゲ
ートメタル９ｂとＳｉＯ2 膜７を同時に除去して、ゲー
ト電極１０を形成する工程とを順に施す。
Description
【０００１】
【産業上の利用分野】本発明は、リセス（ｒｅｃｅｓ
ｓ）ゲート構造を持つＧａＡｓ電界効果トランジスタ
（略称ＧａＡｓＦＥＴという））のゲート電極の形成方
法に関するものである。
ｓ）ゲート構造を持つＧａＡｓ電界効果トランジスタ
（略称ＧａＡｓＦＥＴという））のゲート電極の形成方
法に関するものである。
【０００２】
【従来の技術】従来のリセスゲート構造を持つＧａＡｓ
ＦＥＴのゲート電極形成法としては、『逆構造ＨＥＭＴ
のＬＳＩ化への検討』 関 昇平ほか １９８６年８月
２６日，社団法人 電子通信学会 信学技報 ＥＤ８６
−７６、Ｐ５７」に記載されるようなものがあった。
ＦＥＴのゲート電極形成法としては、『逆構造ＨＥＭＴ
のＬＳＩ化への検討』 関 昇平ほか １９８６年８月
２６日，社団法人 電子通信学会 信学技報 ＥＤ８６
−７６、Ｐ５７」に記載されるようなものがあった。
【０００３】それによれば、ＦＥＴを形成しようとする
基板にレジストを塗布し、ゲートパターン形成後、エッ
チングを行ない、ゲートメタルを装着後、リフトオフに
よりゲート電極を形成するようにしていた。
基板にレジストを塗布し、ゲートパターン形成後、エッ
チングを行ない、ゲートメタルを装着後、リフトオフに
よりゲート電極を形成するようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、以上述
べたレジストを用いたリフトオフによるゲート電極形成
プロセスでは、ゲートメタル蒸着中の蒸着源からの輻射
熱によって、レジストが変形して所定のゲート断面形状
が得られなかったり、レジストが硬化してリフトオフが
困難になる場合があった。
べたレジストを用いたリフトオフによるゲート電極形成
プロセスでは、ゲートメタル蒸着中の蒸着源からの輻射
熱によって、レジストが変形して所定のゲート断面形状
が得られなかったり、レジストが硬化してリフトオフが
困難になる場合があった。
【０００５】本発明は、以上述べたレジストを用いた場
合、輻射熱によりレジストが変形しゲート形状が不良と
なったり、レジストが硬化しリフトオフが困難になると
いう問題点を除去するため、レジストの代わりに、ポリ
イミド膜及び上層膜としてのＳｉＯ2 膜又はメタル膜に
よって構成されるゲートパターンを形成し、耐熱性に優
れた蒸着マスクを用いてゲート電極を形成することがで
きるリセス構造を有するＦＥＴの製造方法を提供するこ
とを目的とする。
合、輻射熱によりレジストが変形しゲート形状が不良と
なったり、レジストが硬化しリフトオフが困難になると
いう問題点を除去するため、レジストの代わりに、ポリ
イミド膜及び上層膜としてのＳｉＯ2 膜又はメタル膜に
よって構成されるゲートパターンを形成し、耐熱性に優
れた蒸着マスクを用いてゲート電極を形成することがで
きるリセス構造を有するＦＥＴの製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、化合物半導体を用いるリセス構造を有す
るＦＥＴの製造方法において、活性層が形成された半導
体基板に耐熱性を有する上層膜とポリイミド膜を形成す
る工程と、レジストパターンを用いて前記上層膜をエッ
チングする工程と、前記レジストパターンを除去後、前
記ポリイミド層を選択的にエッチングする工程と、ゲー
トメタル蒸着後、前記ポリイミド層を除去し、ゲート部
分以外のゲートメタルと前記上層膜を同時に除去して、
ゲート電極を形成する工程とを順に施すようにしたもの
である。
成するために、化合物半導体を用いるリセス構造を有す
るＦＥＴの製造方法において、活性層が形成された半導
体基板に耐熱性を有する上層膜とポリイミド膜を形成す
る工程と、レジストパターンを用いて前記上層膜をエッ
チングする工程と、前記レジストパターンを除去後、前
記ポリイミド層を選択的にエッチングする工程と、ゲー
トメタル蒸着後、前記ポリイミド層を除去し、ゲート部
分以外のゲートメタルと前記上層膜を同時に除去して、
ゲート電極を形成する工程とを順に施すようにしたもの
である。
【０００７】
【作用】本発明によれば、リセス構造を有するＧａＡｓ
ＦＥＴの製造方法において、ＦＥＴを形成しようとする
基板上に、ポリイミドを塗布した後、キュアし、その上
にＣＶＤ等によりＳｉＯ2 膜を形成後、レジストにより
ゲートパターンを形成する。その後、このレジストパタ
ーンをマスクとしてＲＩＥ等によりＳｉＯ2 膜をエッチ
ング後、レジストマスクを除去し、アッシングによりポ
リイミドにサイドエッチングを入れて蒸着マスクを形成
し、更にリセスエッチングを行う。ゲートメタル蒸着
後、ヒドラジン、４０℃の処理により、ポリイミド層を
除去し、ＳｉＯ2 膜と蒸着メタルを同時に剥離して、ゲ
ート電極を形成する。
ＦＥＴの製造方法において、ＦＥＴを形成しようとする
基板上に、ポリイミドを塗布した後、キュアし、その上
にＣＶＤ等によりＳｉＯ2 膜を形成後、レジストにより
ゲートパターンを形成する。その後、このレジストパタ
ーンをマスクとしてＲＩＥ等によりＳｉＯ2 膜をエッチ
ング後、レジストマスクを除去し、アッシングによりポ
リイミドにサイドエッチングを入れて蒸着マスクを形成
し、更にリセスエッチングを行う。ゲートメタル蒸着
後、ヒドラジン、４０℃の処理により、ポリイミド層を
除去し、ＳｉＯ2 膜と蒸着メタルを同時に剥離して、ゲ
ート電極を形成する。
【０００８】したがって、蒸着中の輻射熱の大きなメタ
ル、あるいは膜厚を厚くする必要がある蒸着で長時間を
要し、基板温度上昇の大きな場合でも、パターン精度を
保つことができる。
ル、あるいは膜厚を厚くする必要がある蒸着で長時間を
要し、基板温度上昇の大きな場合でも、パターン精度を
保つことができる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す前
半のリセス構造を有するＦＥＴの製造工程断面図、図２
は本発明の実施例を示す後半のリセス構造を有するＦＥ
Ｔの製造工程断面図である。
ながら詳細に説明する。図１は本発明の実施例を示す前
半のリセス構造を有するＦＥＴの製造工程断面図、図２
は本発明の実施例を示す後半のリセス構造を有するＦＥ
Ｔの製造工程断面図である。
【００１０】（１）まず、図１（ａ）に示すように、基
板１上にｎＧａＡｓ層２を形成し、その上にｎ+ ＧａＡ
ｓ層３を形成し、そのｎ+ ＧａＡｓ層３上にソース電極
４及びドレイン電極５をそれぞれ形成する。 （２）次に、図１（ｂ）に示すように、例えば、その表
面に熱による変形がなく、熱膨張率が３．０×１０-6／
℃と熱膨張の小さいポリイミド（製品名：デュポン社製
ＰＩ−２６１０Ｄ）を塗布し、ポリイミド膜６を形成
後、キュアする。
板１上にｎＧａＡｓ層２を形成し、その上にｎ+ ＧａＡ
ｓ層３を形成し、そのｎ+ ＧａＡｓ層３上にソース電極
４及びドレイン電極５をそれぞれ形成する。 （２）次に、図１（ｂ）に示すように、例えば、その表
面に熱による変形がなく、熱膨張率が３．０×１０-6／
℃と熱膨張の小さいポリイミド（製品名：デュポン社製
ＰＩ−２６１０Ｄ）を塗布し、ポリイミド膜６を形成
後、キュアする。
【００１１】（３）次に、図１（ｃ）に示すように、そ
のポリイミド膜６上にＣＶＤにより例えば、熱による変
形がなく、熱膨張率が５．０×１０-7／℃と熱膨張の小
さいＳｉＯ2 膜７を形成する。 （４）次いで、図１（ｄ）に示すように、レジストを塗
布し、ゲートレジストパターン８を形成する。
１ （５）次に、図１（ｅ）に示すように、そのゲートレジ
ストパターン８をエッチングマスクとして、ＳｉＯ2 膜
７をエッチングする。
のポリイミド膜６上にＣＶＤにより例えば、熱による変
形がなく、熱膨張率が５．０×１０-7／℃と熱膨張の小
さいＳｉＯ2 膜７を形成する。 （４）次いで、図１（ｄ）に示すように、レジストを塗
布し、ゲートレジストパターン８を形成する。
１ （５）次に、図１（ｅ）に示すように、そのゲートレジ
ストパターン８をエッチングマスクとして、ＳｉＯ2 膜
７をエッチングする。
【００１２】（６）次に、図２（ａ）に示すように、レ
ジストパターン８を除去後、アッシングによりポリイミ
ド層６にサイドエッチングを入れた後、リセスエッチン
グを行なう。ここでＳｉＯ2 膜７はアッシングによりエ
ッチングされることはなく、パターン幅を維持できる。 （７）次に、図２（ｂ）に示すように、ゲートメタル９
ａ，９ｂを蒸着し、更にヒドラジン４０℃の処理によ
り、ポリイミド層６を除去し、ＳｉＯ2 膜７とともにゲ
ート電極１０以外の蒸着されたゲートメタル９ｂを除去
する。
ジストパターン８を除去後、アッシングによりポリイミ
ド層６にサイドエッチングを入れた後、リセスエッチン
グを行なう。ここでＳｉＯ2 膜７はアッシングによりエ
ッチングされることはなく、パターン幅を維持できる。 （７）次に、図２（ｂ）に示すように、ゲートメタル９
ａ，９ｂを蒸着し、更にヒドラジン４０℃の処理によ
り、ポリイミド層６を除去し、ＳｉＯ2 膜７とともにゲ
ート電極１０以外の蒸着されたゲートメタル９ｂを除去
する。
【００１３】上記のように、熱による変形がなく、熱膨
張の小さいポリイミド膜（熱膨張率：３．０×１０-6／
℃）及びＳｉＯ2 膜（熱膨張率：５．０×１０-7／℃）
を用いて、蒸着マスクを形成することができ、蒸着中の
輻射熱の大きなメタル、あるいは膜厚を厚くする必要が
ある蒸着で長時間を要し、基板温度上昇の大きな場合で
も、パターン精度を保つことができる。また、ここでは
ポリイミド膜の上の層としてはＳｉＯ2 膜を用いたが、
メタル膜、例えば、Ｔｉ膜を用いても良い。
張の小さいポリイミド膜（熱膨張率：３．０×１０-6／
℃）及びＳｉＯ2 膜（熱膨張率：５．０×１０-7／℃）
を用いて、蒸着マスクを形成することができ、蒸着中の
輻射熱の大きなメタル、あるいは膜厚を厚くする必要が
ある蒸着で長時間を要し、基板温度上昇の大きな場合で
も、パターン精度を保つことができる。また、ここでは
ポリイミド膜の上の層としてはＳｉＯ2 膜を用いたが、
メタル膜、例えば、Ｔｉ膜を用いても良い。
【００１４】この場合には、Ｔｉ膜をスパッタにより、
ＳｉＯ2 膜上に形成し、そのＴｉ膜のエッチングはＳＦ
6 ガスを用いたＲＩＥによる。このように、ポリイミド
膜とその上層膜の組み合せとしては、下の層がサイドエ
ッチングが入り、かつ上層が下の層のサイドエッチング
を入れる際にエッチングされ難い膜を選択すれば良い。
ＳｉＯ2 膜上に形成し、そのＴｉ膜のエッチングはＳＦ
6 ガスを用いたＲＩＥによる。このように、ポリイミド
膜とその上層膜の組み合せとしては、下の層がサイドエ
ッチングが入り、かつ上層が下の層のサイドエッチング
を入れる際にエッチングされ難い膜を選択すれば良い。
【００１５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、熱による変形がなく熱膨張の小さいポリイミド
膜（熱膨張率：３．０×１０-6／℃）及びＳｉＯ2 膜
（熱膨張率：５．０×１０-7／℃）又はメタル膜を用い
て、蒸着マスクを形成するようにしたので、蒸着中の輻
射熱の大きなメタル、あるいは膜厚を厚くする必要があ
る蒸着で長時間を要し、基板温度上昇の大きな場合で
も、パターン精度を保つことができる。
よれば、熱による変形がなく熱膨張の小さいポリイミド
膜（熱膨張率：３．０×１０-6／℃）及びＳｉＯ2 膜
（熱膨張率：５．０×１０-7／℃）又はメタル膜を用い
て、蒸着マスクを形成するようにしたので、蒸着中の輻
射熱の大きなメタル、あるいは膜厚を厚くする必要があ
る蒸着で長時間を要し、基板温度上昇の大きな場合で
も、パターン精度を保つことができる。
【図１】本発明の実施例を示す前半のリセス構造を有す
るＦＥＴの製造工程断面図である。
るＦＥＴの製造工程断面図である。
【図２】本発明の実施例を示す後半のリセス構造を有す
るＦＥＴの製造工程断面図である。
るＦＥＴの製造工程断面図である。
１ 基板 ２ ｎＧａＡｓ層 ３ ｎ+ ＧａＡｓ層 ４ ソース電極 ５ ドレイン電極 ６ ポリイミド膜 ７ ＳｉＯ2 膜 ８ ゲートレジストパターン ９ａ，９ｂ ゲートメタル １０ ゲート電極
Claims (3)
- 【請求項１】 化合物半導体を用いるリセス構造を有す
るＦＥＴの製造方法において、 （ａ）活性層が形成された半導体基板に耐熱性を有する
上層膜とポリイミド膜を形成する工程と、 （ｂ）レジストパターンを用いて前記上層膜をエッチン
グする工程と、 （ｃ）前記レジストパターンを除去後、前記ポリイミド
層を選択的にエッチングする工程と、 （ｄ）ゲートメタル蒸着後、前記ポリイミド層を除去
し、ゲート部分以外のゲートメタルと前記上層膜を同時
に除去して、ゲート電極を形成する工程とを順に施すこ
とを特徴とするリセス構造を有するＦＥＴの製造方法。 - 【請求項２】 前記ポリイミド層上の上層膜としてＳｉ
Ｏ2 膜を用いることを特徴とする請求項１記載のリセス
構造を有するＦＥＴの製造方法。 - 【請求項３】 前記ポリイミド層上の上層膜としてメタ
ル膜を用いることを特徴とする請求項１記載のリセス構
造を有するＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31721791A JPH05152345A (ja) | 1991-12-02 | 1991-12-02 | リセス構造を有するｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31721791A JPH05152345A (ja) | 1991-12-02 | 1991-12-02 | リセス構造を有するｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152345A true JPH05152345A (ja) | 1993-06-18 |
Family
ID=18085782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31721791A Pending JPH05152345A (ja) | 1991-12-02 | 1991-12-02 | リセス構造を有するｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152345A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266461A (ja) * | 2006-03-29 | 2007-10-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| WO2008118634A2 (en) | 2007-03-12 | 2008-10-02 | Brewer Science Inc. | Amine-arresting additives for materials used in photolithographic processes |
| US9123655B2 (en) | 2013-02-26 | 2015-09-01 | Samsung Electronics Co., Ltd. | Methods of forming layer patterns of a semiconductor device |
-
1991
- 1991-12-02 JP JP31721791A patent/JPH05152345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266461A (ja) * | 2006-03-29 | 2007-10-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| WO2008118634A2 (en) | 2007-03-12 | 2008-10-02 | Brewer Science Inc. | Amine-arresting additives for materials used in photolithographic processes |
| US9123655B2 (en) | 2013-02-26 | 2015-09-01 | Samsung Electronics Co., Ltd. | Methods of forming layer patterns of a semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000418 |