JPH05152327A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
- Publication number
- JPH05152327A JPH05152327A JP33587591A JP33587591A JPH05152327A JP H05152327 A JPH05152327 A JP H05152327A JP 33587591 A JP33587591 A JP 33587591A JP 33587591 A JP33587591 A JP 33587591A JP H05152327 A JPH05152327 A JP H05152327A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- drain
- semiconductor layer
- source
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】ｉ型半導体層のチャンネル領域にダメージを与
えることなく、しかも少ないレジストマスク形成回数で
高能率にかつ低コストにＴＦＴパネルを製造する。 【構成】ｎ型半導体層１５のソース，ドレイン電極Ｓ，
Ｄ間の部分を陽極酸化処理により酸化絶縁層として電気
的に分離することにより、ｎ型半導体層をエッチングし
て分離する場合に必要とされるブロッキング層の形成を
不要とした。
えることなく、しかも少ないレジストマスク形成回数で
高能率にかつ低コストにＴＦＴパネルを製造する。 【構成】ｎ型半導体層１５のソース，ドレイン電極Ｓ，
Ｄ間の部分を陽極酸化処理により酸化絶縁層として電気
的に分離することにより、ｎ型半導体層をエッチングし
て分離する場合に必要とされるブロッキング層の形成を
不要とした。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。
【０００２】
【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。
【０００３】図３〜図６は従来のＴＦＴパネルを示して
おり、図３はＴＦＴパネルの一部分の平面図、図４、図
５および図６は図４のIV−VI線、V−V 線およびVI−VI
線に沿う拡大断面図である。
おり、図３はＴＦＴパネルの一部分の平面図、図４、図
５および図６は図４のIV−VI線、V−V 線およびVI−VI
線に沿う拡大断面図である。
【０００４】このＴＦＴパネルは、ガラス等からなる透
明な基板１の上に、多数の画素電極２と、その能動素子
である多数の薄膜トランジスタ（ＴＦＴ）３と、各薄膜
トランジスタ３のゲート電極Ｇにつながるゲートライン
ＧＬと、各薄膜トランジスタ３のドレイン電極Ｄにつな
がるドレインライン（データライン）ＤＬとを形成した
ものである。
明な基板１の上に、多数の画素電極２と、その能動素子
である多数の薄膜トランジスタ（ＴＦＴ）３と、各薄膜
トランジスタ３のゲート電極Ｇにつながるゲートライン
ＧＬと、各薄膜トランジスタ３のドレイン電極Ｄにつな
がるドレインライン（データライン）ＤＬとを形成した
ものである。
【０００５】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図３および図４に示すように、基板１上
に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲ
ート絶縁膜４と、このゲート絶縁膜４の上に前記ゲート
電極Ｇに対向させて形成されたｉ型半導体層５と、この
ｉ型半導体層５の上にｎ型半導体層６を介して形成され
たソース電極Ｓおよびドレイン電極Ｄとで構成されてお
り、上記ｎ型半導体層６は、ｉ型半導体層５のチャンネ
ル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）
に対応する部分において分離されている。
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図３および図４に示すように、基板１上
に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲ
ート絶縁膜４と、このゲート絶縁膜４の上に前記ゲート
電極Ｇに対向させて形成されたｉ型半導体層５と、この
ｉ型半導体層５の上にｎ型半導体層６を介して形成され
たソース電極Ｓおよびドレイン電極Ｄとで構成されてお
り、上記ｎ型半導体層６は、ｉ型半導体層５のチャンネ
ル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）
に対応する部分において分離されている。
【０００６】上記ゲート電極Ｇは、基板１上に形成した
ゲートラインＧＬに一体に形成されており、このゲート
ラインＧＬおよびゲート電極Ｇは、Ａl （アルミニウ
ム）またはＡl 合金等で形成されている。また、ゲート
絶縁膜４はＳi Ｎ（窒化シリコン）等で形成されてお
り、ｉ型半導体層５はａ−Ｓi （アモルファスシリコ
ン）で形成され、ｎ型半導体層６はｎ型不純物をドープ
したａ−Ｓi で形成されている。
ゲートラインＧＬに一体に形成されており、このゲート
ラインＧＬおよびゲート電極Ｇは、Ａl （アルミニウ
ム）またはＡl 合金等で形成されている。また、ゲート
絶縁膜４はＳi Ｎ（窒化シリコン）等で形成されてお
り、ｉ型半導体層５はａ−Ｓi （アモルファスシリコ
ン）で形成され、ｎ型半導体層６はｎ型不純物をドープ
したａ−Ｓi で形成されている。
【０００７】さらに、上記ソース電極Ｓおよびドレイン
電極Ｄは、ｎ型半導体層６とのオーミックコンタクトを
確保するためのコンタクト層７と、その上に積層された
金属膜８とからなる二層電極とされており、コンタクト
層７はＣr （クロム）等で形成され、上層の金属膜８は
Ａl またはＡl 合金等で形成されている。
電極Ｄは、ｎ型半導体層６とのオーミックコンタクトを
確保するためのコンタクト層７と、その上に積層された
金属膜８とからなる二層電極とされており、コンタクト
層７はＣr （クロム）等で形成され、上層の金属膜８は
Ａl またはＡl 合金等で形成されている。
【０００８】また、ｉ型半導体層４のチャンネル領域の
上にはＳi Ｎ等からなるブロッキング層９が形成されて
いる。このブロッキング層９は、薄膜トランジスタ３の
製造に際してｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域も
エッチングされるのを防ぐために形成されている。
上にはＳi Ｎ等からなるブロッキング層９が形成されて
いる。このブロッキング層９は、薄膜トランジスタ３の
製造に際してｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域も
エッチングされるのを防ぐために形成されている。
【０００９】上記薄膜トランジスタ３のゲート絶縁膜４
は、ゲート配線ＧＬを覆って基板１のほぼ全面に形成さ
れており、画素電極２とドレインラインＤＬは、前記ゲ
ート絶縁膜（透明膜）４の上に形成されている。なお、
ドレインラインＤＬは、上記ドレイン電極Ｄの上層膜で
ある金属膜８で形成されている。
は、ゲート配線ＧＬを覆って基板１のほぼ全面に形成さ
れており、画素電極２とドレインラインＤＬは、前記ゲ
ート絶縁膜（透明膜）４の上に形成されている。なお、
ドレインラインＤＬは、上記ドレイン電極Ｄの上層膜で
ある金属膜８で形成されている。
【００１０】一方、上記画素電極２は、ＩＴＯ等からな
る透明導電膜で形成されており、この画素電極２は、そ
の一端部において上記薄膜トランジスタ３のソース電極
Ｓに接続されている。なお、この画素電極２の端部は、
上記ソース電極Ｓの下層膜であるコンタクト層７の上に
重ねられており、ソース電極Ｓの上層膜である金属膜８
は画素電極２の端縁部の上に重なっている。
る透明導電膜で形成されており、この画素電極２は、そ
の一端部において上記薄膜トランジスタ３のソース電極
Ｓに接続されている。なお、この画素電極２の端部は、
上記ソース電極Ｓの下層膜であるコンタクト層７の上に
重ねられており、ソース電極Ｓの上層膜である金属膜８
は画素電極２の端縁部の上に重なっている。
【００１１】また、上記薄膜トランジスタ３と、ゲート
絶縁膜４上に形成されたドレインラインＤＬは、Ｓi Ｎ
等からなる保護絶縁膜１０で覆われている。この保護絶
縁膜１０は、画素電極２上の部分を除いて基板１のほぼ
全面に形成されており、ドレインラインＤＬの端子部Ｄ
Ｌａは、図３および図５に示すように、その上の保護絶
縁膜１０を除去することによって露出され、またゲート
ラインＧＬの端子部ＧＬａは、図３および図６に示すよ
うに、その上のゲート絶縁膜４および保護絶縁膜１０を
除去することによって露出されている。
絶縁膜４上に形成されたドレインラインＤＬは、Ｓi Ｎ
等からなる保護絶縁膜１０で覆われている。この保護絶
縁膜１０は、画素電極２上の部分を除いて基板１のほぼ
全面に形成されており、ドレインラインＤＬの端子部Ｄ
Ｌａは、図３および図５に示すように、その上の保護絶
縁膜１０を除去することによって露出され、またゲート
ラインＧＬの端子部ＧＬａは、図３および図６に示すよ
うに、その上のゲート絶縁膜４および保護絶縁膜１０を
除去することによって露出されている。
【００１２】上記ＴＦＴパネルは、次のような工程で製
造されている。
造されている。
【００１３】［工程１］基板１上に、ゲート用金属膜を
成膜し、この金属膜をフォトリソグラフィ法によりパタ
ーニングしてゲートラインＧＬおよびゲート電極Ｇを形
成する。
成膜し、この金属膜をフォトリソグラフィ法によりパタ
ーニングしてゲートラインＧＬおよびゲート電極Ｇを形
成する。
【００１４】［工程２］上記基板１上に、上記ゲートラ
インＧＬおよびゲート電極Ｇを覆って、ゲート絶縁膜４
と、ｉ型半導体層５と、ブロッキング層９とを順次成膜
する。
インＧＬおよびゲート電極Ｇを覆って、ゲート絶縁膜４
と、ｉ型半導体層５と、ブロッキング層９とを順次成膜
する。
【００１５】［工程３］上記ブロッキング層９をフォト
リソグラフィ法によりｉ型半導体層５のチャンネル領域
を覆う形状にパターニングする。
リソグラフィ法によりｉ型半導体層５のチャンネル領域
を覆う形状にパターニングする。
【００１６】［工程４］ｎ型半導体層６を成膜し、その
上にソース，ドレイン電極Ｓ，Ｄの下層膜であるコンタ
クト層７を成膜する。
上にソース，ドレイン電極Ｓ，Ｄの下層膜であるコンタ
クト層７を成膜する。
【００１７】［工程５］上記コンタクト層７とｎ型半導
体層６とｉ型半導体層５とをフォトリソグラフィ法によ
りトランジスタ素子領域の外形にパターニングする。
体層６とｉ型半導体層５とをフォトリソグラフィ法によ
りトランジスタ素子領域の外形にパターニングする。
【００１８】［工程６］透明導電膜を成膜する。
【００１９】［工程７］上記透明導電膜をフォトリソグ
ラフィ法によりパターニングして画素電極２を形成す
る。
ラフィ法によりパターニングして画素電極２を形成す
る。
【００２０】［工程８］ソース，ドレイン電極Ｓ，Ｄの
上層膜およびドレインラインＤＬとなるソース，ドレイ
ン用金属膜８を成膜する。
上層膜およびドレインラインＤＬとなるソース，ドレイ
ン用金属膜８を成膜する。
【００２１】［工程９］上記ソース，ドレイン用金属膜
８とコンタクト層７とをフォトリソグラフィ法によりソ
ース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬの
形状にパターニングし、コンタクト層７と金属膜８とか
らなるソース，ドレイン電極Ｓ，Ｄと、前記金属膜８か
らなるドレインラインＤＬとを形成するとともに、同時
にｎ型半導体層６のソース，ドレイン電極Ｓ，Ｄ間の部
分をエッチングして除去する。
８とコンタクト層７とをフォトリソグラフィ法によりソ
ース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬの
形状にパターニングし、コンタクト層７と金属膜８とか
らなるソース，ドレイン電極Ｓ，Ｄと、前記金属膜８か
らなるドレインラインＤＬとを形成するとともに、同時
にｎ型半導体層６のソース，ドレイン電極Ｓ，Ｄ間の部
分をエッチングして除去する。
【００２２】この場合、上記ｎ型半導体層６は、ｉ型半
導体層４の上に形成したブロッキング層９の上において
分離されるため、このｎ型半導体層６をエッチングする
ときに、ｉ型半導体層５のチャンネル領域がエッチング
されてダメージを受けることはない。
導体層４の上に形成したブロッキング層９の上において
分離されるため、このｎ型半導体層６をエッチングする
ときに、ｉ型半導体層５のチャンネル領域がエッチング
されてダメージを受けることはない。
【００２３】［工程１０］保護絶縁膜１０を成膜する。
【００２４】［工程１１］上記保護絶縁膜１０を、フォ
トリソグラフィ法により、画素電極２の上の部分とドレ
インラインＤＬの端子部ＤＬａおよびゲートラインＧＬ
の端子部ＧＬａの上の部分を除去した形状にパターニン
グするとともに、同時に、ゲート絶縁膜４のゲートライ
ンＧＬの端子部ＧＬａ上の部分を除去して、上記端子部
ＧＬａ，ＧＬａを露出させ、ＴＦＴパネルを完成する。
トリソグラフィ法により、画素電極２の上の部分とドレ
インラインＤＬの端子部ＤＬａおよびゲートラインＧＬ
の端子部ＧＬａの上の部分を除去した形状にパターニン
グするとともに、同時に、ゲート絶縁膜４のゲートライ
ンＧＬの端子部ＧＬａ上の部分を除去して、上記端子部
ＧＬａ，ＧＬａを露出させ、ＴＦＴパネルを完成する。
【００２５】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルの製造方法は、ＴＦＴパネルを完成す
るまでのレジストマスクの形成回数が多く、したがっ
て、ＴＦＴパネルの製造能率が悪いし、また製造コスト
も高いという問題をもっていた。
来のＴＦＴパネルの製造方法は、ＴＦＴパネルを完成す
るまでのレジストマスクの形成回数が多く、したがっ
て、ＴＦＴパネルの製造能率が悪いし、また製造コスト
も高いという問題をもっていた。
【００２６】すなわち、上記従来の製造方法において
は、 (1) ゲート用金属膜のパターニング時 (2) ブロッキング層９のパターニング時 (3) コンタクト層７とｎ型半導体層６およびｉ型半導体
層５のトランジスタ素子領域の外形へのパターニング時 (4) 透明導電膜のパターニング時 (5) ソース，ドレイン用金属膜およびコンタクト層７の
ソース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ
形状へのパターニングおよびｎ型半導体層６の分離時 (6) 保護絶縁膜８のパターニング時 の計６回、レジストマスクを形成しなければならず、し
たがって、ＴＦＴパネルの製造能率が悪くまた製造コス
トも高くなるし、さらに、これらレジストマスクの形成
においてフォトレジストの露光処理に使用する露光マス
クを６種類製作しなければならないため、この露光マス
クの製作費がかさんで、これもＴＦＴパネルの製造コス
トを上昇させる要因となる。
は、 (1) ゲート用金属膜のパターニング時 (2) ブロッキング層９のパターニング時 (3) コンタクト層７とｎ型半導体層６およびｉ型半導体
層５のトランジスタ素子領域の外形へのパターニング時 (4) 透明導電膜のパターニング時 (5) ソース，ドレイン用金属膜およびコンタクト層７の
ソース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ
形状へのパターニングおよびｎ型半導体層６の分離時 (6) 保護絶縁膜８のパターニング時 の計６回、レジストマスクを形成しなければならず、し
たがって、ＴＦＴパネルの製造能率が悪くまた製造コス
トも高くなるし、さらに、これらレジストマスクの形成
においてフォトレジストの露光処理に使用する露光マス
クを６種類製作しなければならないため、この露光マス
クの製作費がかさんで、これもＴＦＴパネルの製造コス
トを上昇させる要因となる。
【００２７】本発明の目的は、ｉ型半導体層のチャンネ
ル領域にダメージを与えることなく、しかも少ないレジ
ストマスク形成回数で高能率にかつ低コストにＴＦＴパ
ネルを製造できる方法を提供することにある。
ル領域にダメージを与えることなく、しかも少ないレジ
ストマスク形成回数で高能率にかつ低コストにＴＦＴパ
ネルを製造できる方法を提供することにある。
【００２８】
【課題を解決するための手段】本発明のＴＦＴパネルの
製造方法は、基板上にゲート用金属膜を成膜し、この金
属膜をパターニングしてゲートラインおよびゲート電極
を形成する第１の工程と、前記基板上に、前記ゲートラ
インおよびゲート電極を覆ってゲート絶縁膜とｉ型半導
体層とｎ型半導体層とソース，ドレイン用コンタクト層
とを順次成膜する第２の工程と、前記コンタクト層とｎ
型半導体層とｉ型半導体層とを、トランジスタ素子領域
の外形にパターニングする第３の工程と、これらの層を
覆って前記ゲート絶縁膜の上に透明導電膜とソース，ド
レイン用金属膜とを順次成膜する第４の工程と、前記ソ
ース，ドレイン用金属膜と透明導電膜とを、画素電極と
ソース，ドレイン電極およびドレインラインの形状にパ
ターニングするとともに、このパターニングに用いたレ
ジストマスクを利用して前記コンタクト層をソース電極
部とドレイン電極部とに分離する第５の工程と、前記ソ
ース，ドレイン用金属膜と透明導電膜のパターニングに
用いた前記レジストマスクを残したまま前記ｎ型半導体
層の陽極酸化処理を行ない、このｎ型半導体層のソー
ス，ドレインチャンネル電極間の部分を酸化絶縁層とす
る第６の工程と、保護絶縁膜を成膜する第７の工程と、
前記保護絶縁膜を画素電極上の部分とドレインラインの
端子部およびゲートラインの端子部の上の部分を除去し
た形状にパターニングし、同時に前記ゲート絶縁膜のゲ
ートライン端子部上の部分を除去するとともに、前記画
素電極の上の前記ソース，ドレイン用金属膜を除去する
第８の工程と、からなることを特徴とするものである。
製造方法は、基板上にゲート用金属膜を成膜し、この金
属膜をパターニングしてゲートラインおよびゲート電極
を形成する第１の工程と、前記基板上に、前記ゲートラ
インおよびゲート電極を覆ってゲート絶縁膜とｉ型半導
体層とｎ型半導体層とソース，ドレイン用コンタクト層
とを順次成膜する第２の工程と、前記コンタクト層とｎ
型半導体層とｉ型半導体層とを、トランジスタ素子領域
の外形にパターニングする第３の工程と、これらの層を
覆って前記ゲート絶縁膜の上に透明導電膜とソース，ド
レイン用金属膜とを順次成膜する第４の工程と、前記ソ
ース，ドレイン用金属膜と透明導電膜とを、画素電極と
ソース，ドレイン電極およびドレインラインの形状にパ
ターニングするとともに、このパターニングに用いたレ
ジストマスクを利用して前記コンタクト層をソース電極
部とドレイン電極部とに分離する第５の工程と、前記ソ
ース，ドレイン用金属膜と透明導電膜のパターニングに
用いた前記レジストマスクを残したまま前記ｎ型半導体
層の陽極酸化処理を行ない、このｎ型半導体層のソー
ス，ドレインチャンネル電極間の部分を酸化絶縁層とす
る第６の工程と、保護絶縁膜を成膜する第７の工程と、
前記保護絶縁膜を画素電極上の部分とドレインラインの
端子部およびゲートラインの端子部の上の部分を除去し
た形状にパターニングし、同時に前記ゲート絶縁膜のゲ
ートライン端子部上の部分を除去するとともに、前記画
素電極の上の前記ソース，ドレイン用金属膜を除去する
第８の工程と、からなることを特徴とするものである。
【００２９】
【作用】すなわち、本発明の製造方法は、ｎ型半導体層
のソース，ドレイン電極間の部分を陽極酸化処理により
酸化絶縁層として電気的に分離するものであり、この製
造方法は、ｎ型半導体層をエッチングして分離するもの
ではないため、ｉ型半導体層のチャンネル領域の上にブ
ロッキング層を形成しておかなくても、製造過程でｉ型
半導体層にダメージを与えることはないから、ブロッキ
ング層の形成工程は不要である。
のソース，ドレイン電極間の部分を陽極酸化処理により
酸化絶縁層として電気的に分離するものであり、この製
造方法は、ｎ型半導体層をエッチングして分離するもの
ではないため、ｉ型半導体層のチャンネル領域の上にブ
ロッキング層を形成しておかなくても、製造過程でｉ型
半導体層にダメージを与えることはないから、ブロッキ
ング層の形成工程は不要である。
【００３０】そして、この製造方法においては、上記の
ような工程でＴＦＴパネルを製造しているため、レジス
トマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用コンタクト層とｎ型半導体層お
よびｉ型半導体層のトランジスタ素子領域外形へのパタ
ーニング時 (3) ソース，ドレイン用金属膜と透明導電膜のパターニ
ングおよびコンタクト層の分離とｎ型半導体層の陽極酸
化時 (4) 保護絶縁膜のパターニングおよびゲート絶縁膜のゲ
ートライン端子部上の部分の除去とソース，ドレイン用
金属膜の画素電極上の部分の除去時の計４回でよい。
ような工程でＴＦＴパネルを製造しているため、レジス
トマスクの形成回数は、 (1) ゲート用金属膜のパターニング時 (2) ソース，ドレイン用コンタクト層とｎ型半導体層お
よびｉ型半導体層のトランジスタ素子領域外形へのパタ
ーニング時 (3) ソース，ドレイン用金属膜と透明導電膜のパターニ
ングおよびコンタクト層の分離とｎ型半導体層の陽極酸
化時 (4) 保護絶縁膜のパターニングおよびゲート絶縁膜のゲ
ートライン端子部上の部分の除去とソース，ドレイン用
金属膜の画素電極上の部分の除去時の計４回でよい。
【００３１】
【実施例】以下、本発明の一実施例を図１および図２を
参照して説明する。図１はＴＦＴパネルの製造工程図、
図２は完成されたＴＦＴパネルの一部分の断面図であ
る。なお、図１の（ａ）〜（ｆ）はそれぞれ、ＴＦＴパ
ネルの薄膜トランジスタ部分とドレインラインの端子部
およびドレインラインの端子部の断面を示している。
参照して説明する。図１はＴＦＴパネルの製造工程図、
図２は完成されたＴＦＴパネルの一部分の断面図であ
る。なお、図１の（ａ）〜（ｆ）はそれぞれ、ＴＦＴパ
ネルの薄膜トランジスタ部分とドレインラインの端子部
およびドレインラインの端子部の断面を示している。
【００３２】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明な基板１１上に、ＩＴＯ膜等
の下層膜１２ａとこの下層膜１２ａの上に積層したＡl
またはＡl 合金膜等の上層膜１２ｂとからなる二層膜構
造のゲートラインＧＬ（図２参照）およびゲート電極Ｇ
を形成する。なお、図１（ａ）において、ＧＬａは、ゲ
ートラインＧＬの端子部である。このゲートラインＧＬ
およびゲート電極Ｇは、基板１１上に上記下層膜１２ａ
と上層膜１２ｂを順次成膜し、この積層膜をフォトリソ
グラフィ法によりパターニングして形成する。
に、ガラス等からなる透明な基板１１上に、ＩＴＯ膜等
の下層膜１２ａとこの下層膜１２ａの上に積層したＡl
またはＡl 合金膜等の上層膜１２ｂとからなる二層膜構
造のゲートラインＧＬ（図２参照）およびゲート電極Ｇ
を形成する。なお、図１（ａ）において、ＧＬａは、ゲ
ートラインＧＬの端子部である。このゲートラインＧＬ
およびゲート電極Ｇは、基板１１上に上記下層膜１２ａ
と上層膜１２ｂを順次成膜し、この積層膜をフォトリソ
グラフィ法によりパターニングして形成する。
【００３３】［工程２］次に、上記図１（ａ）に示した
ように、上記基板１１上に、上記ゲートラインＧＬおよ
びゲート電極Ｇを覆って、Ｓi Ｎ等からなるゲート絶縁
膜１３と、ａ−Ｓi からなるｉ型半導体層１４と、ｎ型
不純物をドープしたａ−Ｓi からなるｎ型半導体層１５
と、Ｃr 等からなるソース，ドレイン用コンタクト層１
６とを順次成膜する。
ように、上記基板１１上に、上記ゲートラインＧＬおよ
びゲート電極Ｇを覆って、Ｓi Ｎ等からなるゲート絶縁
膜１３と、ａ−Ｓi からなるｉ型半導体層１４と、ｎ型
不純物をドープしたａ−Ｓi からなるｎ型半導体層１５
と、Ｃr 等からなるソース，ドレイン用コンタクト層１
６とを順次成膜する。
【００３４】［工程３］次に、図１（ｂ）に示すよう
に、上記コンタクト層１６とｎ型半導体層１５とｉ型半
導体層１４とを、フォトリソグラフィ法によって、トラ
ンジスタ素子領域の外形にパターニングする。
に、上記コンタクト層１６とｎ型半導体層１５とｉ型半
導体層１４とを、フォトリソグラフィ法によって、トラ
ンジスタ素子領域の外形にパターニングする。
【００３５】［工程４］次に、図１（ｃ）に示すよう
に、ゲート絶縁膜１３の上に、上記パターニングした各
層１６，１５，１４を覆って、ＩＴＯ等からなる透明導
電膜１７と、ＡlまたはＡl 合金等からなるソース，ド
レイン用金属膜１８とを順次成膜する。
に、ゲート絶縁膜１３の上に、上記パターニングした各
層１６，１５，１４を覆って、ＩＴＯ等からなる透明導
電膜１７と、ＡlまたはＡl 合金等からなるソース，ド
レイン用金属膜１８とを順次成膜する。
【００３６】［工程５］次に、図１（ｄ）に示すよう
に、上記ソース，ドレイン用金属膜１８と透明導電膜１
７とを、フォトリソグラフィ法により、画素電極２０と
ソース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ
（図２参照）の形状にパターニングするとともに、この
金属膜１８および透明導電膜１７のパターニングに用い
たレジストマスクＲＭを利用して、上記コンタクト層１
５をエッチングし、このコンタクト層１５をソース電極
Ｓ部とドレイン電極Ｄ部とに分離する。なお、このと
き、コンタクト層１５は、パターニングされた金属膜１
８および透明導電膜１７で覆われていない部分もエッチ
ングされてソース，ドレイン電極Ｓ，Ｄの形状にパター
ニングされる。
に、上記ソース，ドレイン用金属膜１８と透明導電膜１
７とを、フォトリソグラフィ法により、画素電極２０と
ソース，ドレイン電極Ｓ，ＤおよびドレインラインＤＬ
（図２参照）の形状にパターニングするとともに、この
金属膜１８および透明導電膜１７のパターニングに用い
たレジストマスクＲＭを利用して、上記コンタクト層１
５をエッチングし、このコンタクト層１５をソース電極
Ｓ部とドレイン電極Ｄ部とに分離する。なお、このと
き、コンタクト層１５は、パターニングされた金属膜１
８および透明導電膜１７で覆われていない部分もエッチ
ングされてソース，ドレイン電極Ｓ，Ｄの形状にパター
ニングされる。
【００３７】上記［工程３］〜［工程５］によって形成
されたソース，ドレイン電極Ｓ，Ｄは、コンタクト層１
５と透明導電膜１７と金属膜１８とからなる三層膜構造
になり、またドレインラインＤＬはその端子部ＤＬａを
含んで、前記透明導電膜１７と金属膜１８とからなる二
層膜構造になる。
されたソース，ドレイン電極Ｓ，Ｄは、コンタクト層１
５と透明導電膜１７と金属膜１８とからなる三層膜構造
になり、またドレインラインＤＬはその端子部ＤＬａを
含んで、前記透明導電膜１７と金属膜１８とからなる二
層膜構造になる。
【００３８】［工程６］次に、上記図１（ｄ）に示した
ように、上記ソース，ドレイン用金属膜１８と透明導電
膜１７のパターニングに用いたレジストマスクＲＭを残
したまま、ｎ型半導体層１５の陽極酸化処理を行ない、
このｎ型半導体層１５を、ソース，ドレイン電極Ｓ，Ｄ
間の部分において電気的に分離して、薄膜トランジスタ
２１を完成する。
ように、上記ソース，ドレイン用金属膜１８と透明導電
膜１７のパターニングに用いたレジストマスクＲＭを残
したまま、ｎ型半導体層１５の陽極酸化処理を行ない、
このｎ型半導体層１５を、ソース，ドレイン電極Ｓ，Ｄ
間の部分において電気的に分離して、薄膜トランジスタ
２１を完成する。
【００３９】このｎ型半導体層１５の陽極酸化処理は、
基板１１を電解液中に浸漬して前記ｎ型半導体層１５を
電解液中において対向電極（白金電極）と対向させ、ｎ
型半導体層１５を陽極とし、対向電極を陰極として、こ
の両極間に電圧を印加して行なう。このように電解液中
においてｎ型半導体層１５と対向電極の間に電圧を印加
すると、陽極であるｎ型半導体層１５のレジストマスク
ＲＭで覆われていない領域（電解液中に接する領域）が
化成反応を起して陽極酸化され、このｎ型半導体層１５
の酸化領域が酸化絶縁層１５ａとなる。
基板１１を電解液中に浸漬して前記ｎ型半導体層１５を
電解液中において対向電極（白金電極）と対向させ、ｎ
型半導体層１５を陽極とし、対向電極を陰極として、こ
の両極間に電圧を印加して行なう。このように電解液中
においてｎ型半導体層１５と対向電極の間に電圧を印加
すると、陽極であるｎ型半導体層１５のレジストマスク
ＲＭで覆われていない領域（電解液中に接する領域）が
化成反応を起して陽極酸化され、このｎ型半導体層１５
の酸化領域が酸化絶縁層１５ａとなる。
【００４０】なお、この場合、ｎ型半導体層１５はその
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１５の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１５の酸化
領域をその全厚にわたって陽極酸化することができる。
このようにｎ型半導体層１５の酸化領域をその全厚にわ
たって陽極酸化すると、このｎ型半導体層１５のソース
電極Ｓ下の部分とドレイン電極Ｄ下の部分とが電気的に
分離される。
表面側から酸化されて行くが、その酸化深さは主に印加
電圧によって決まるから、ｎ型半導体層１５の層厚に応
じては印加電圧を設定すれば、ｎ型半導体層１５の酸化
領域をその全厚にわたって陽極酸化することができる。
このようにｎ型半導体層１５の酸化領域をその全厚にわ
たって陽極酸化すると、このｎ型半導体層１５のソース
電極Ｓ下の部分とドレイン電極Ｄ下の部分とが電気的に
分離される。
【００４１】また、上記陽極酸化処理におけるｎ型半導
体層１５への通電は、透明導電膜１７とその上の金属膜
１８とからなるドレインラインＤＬを電流経路とし、こ
のドレインラインＤＬからドレイン電極Ｄのコンタクト
層１６を介して行なうことができるから、ドレインライ
ンＤＬに沿って形成される全ての薄膜トランジスタ２１
のｎ型半導体層１５を均一に陽極酸化することができ
る。
体層１５への通電は、透明導電膜１７とその上の金属膜
１８とからなるドレインラインＤＬを電流経路とし、こ
のドレインラインＤＬからドレイン電極Ｄのコンタクト
層１６を介して行なうことができるから、ドレインライ
ンＤＬに沿って形成される全ての薄膜トランジスタ２１
のｎ型半導体層１５を均一に陽極酸化することができ
る。
【００４２】［工程７］次に、上記レジストマスクＲＭ
を剥離した後、図１（ｅ）に示すように、基板１１上に
Ｓi Ｎ等からなる保護絶縁膜１９を成膜する。
を剥離した後、図１（ｅ）に示すように、基板１１上に
Ｓi Ｎ等からなる保護絶縁膜１９を成膜する。
【００４３】［工程８］次に、図１（ｆ）に示すよう
に、上記保護絶縁膜１９をフォトリソグラフィ法によ
り、画素電極１６ａ上の部分とドレインラインＤＬの端
子部ＤＬａおよびゲートラインＧＬの端子部ＧＬａの上
の部分を除去した形状にパターニングし、同時に、ゲー
ト絶縁膜１３のゲートライン端子部ＧＬａ上の部分をエ
ッチングして除去することにより、画素電極２０とドレ
インライン端子部ＤＬａおよびゲートライン端子部ＧＬ
ａを露出させる。
に、上記保護絶縁膜１９をフォトリソグラフィ法によ
り、画素電極１６ａ上の部分とドレインラインＤＬの端
子部ＤＬａおよびゲートラインＧＬの端子部ＧＬａの上
の部分を除去した形状にパターニングし、同時に、ゲー
ト絶縁膜１３のゲートライン端子部ＧＬａ上の部分をエ
ッチングして除去することにより、画素電極２０とドレ
インライン端子部ＤＬａおよびゲートライン端子部ＧＬ
ａを露出させる。
【００４４】［工程９］次に、上記図１（ｆ）に示した
ように、上記絶縁膜１９，１３のパターニングに用いた
レジストマスク（図示せず）を残した状態で、画素電極
２０の上のソース，ドレイン用金属膜１８をエッチング
して除去し、この後、前記レジストマスクを剥離してＴ
ＦＴパネルを完成する。
ように、上記絶縁膜１９，１３のパターニングに用いた
レジストマスク（図示せず）を残した状態で、画素電極
２０の上のソース，ドレイン用金属膜１８をエッチング
して除去し、この後、前記レジストマスクを剥離してＴ
ＦＴパネルを完成する。
【００４５】なお、上記製造方法においては、画素電極
２０上の金属膜１８をエッチングして除去する際に、絶
縁膜１９，１３のパターニングによって露出されたドレ
インライン端子部ＤＬａの上層膜である金属膜１８と、
ゲートライン端子部ＧＬａの上層膜である金属膜（Ａl
またはＡl 合金膜等）１２ｂとがエッチングされるが、
これら端子部ＤＬａ，ＧＬａの下層膜（ＩＴＯ膜等）１
７，１２ａは、Ａl またはＡl 合金等からなる上記金属
膜１８に対するエッチング選択比が大きいため、この下
層膜１７，１２ａはほとんどエッチングされずに図１
（ｆ）に示したように残る。したがって、この下層膜１
７，１２ａを上記端子部ＤＬａ，ＧＬａとすることがで
きる。
２０上の金属膜１８をエッチングして除去する際に、絶
縁膜１９，１３のパターニングによって露出されたドレ
インライン端子部ＤＬａの上層膜である金属膜１８と、
ゲートライン端子部ＧＬａの上層膜である金属膜（Ａl
またはＡl 合金膜等）１２ｂとがエッチングされるが、
これら端子部ＤＬａ，ＧＬａの下層膜（ＩＴＯ膜等）１
７，１２ａは、Ａl またはＡl 合金等からなる上記金属
膜１８に対するエッチング選択比が大きいため、この下
層膜１７，１２ａはほとんどエッチングされずに図１
（ｆ）に示したように残る。したがって、この下層膜１
７，１２ａを上記端子部ＤＬａ，ＧＬａとすることがで
きる。
【００４６】すなわち、上記ＴＦＴパネルの製造方法
は、ｎ型半導体層１５のソース，ドレイン電極Ｓ，Ｄ間
の部分を陽極酸化処理により酸化絶縁層１５ａとして電
気的に分離するものであり、この製造方法は、従来の製
造方法のようにｎ型半導体層をエッチングして分離する
ものではないため、ｉ型半導体層１４のチャンネル領域
の上にブロッキング層を形成しておかなくても、製造過
程でｉ型半導体層１４にダメージを与えることはなく、
したがって、ブロッキング層の形成工程は不要である。
は、ｎ型半導体層１５のソース，ドレイン電極Ｓ，Ｄ間
の部分を陽極酸化処理により酸化絶縁層１５ａとして電
気的に分離するものであり、この製造方法は、従来の製
造方法のようにｎ型半導体層をエッチングして分離する
ものではないため、ｉ型半導体層１４のチャンネル領域
の上にブロッキング層を形成しておかなくても、製造過
程でｉ型半導体層１４にダメージを与えることはなく、
したがって、ブロッキング層の形成工程は不要である。
【００４７】そして、上記実施例の製造方法において
は、上記のような工程でＴＦＴパネルを製造しているた
め、レジストマスクの形成回数は、 (1) ゲート用金属膜（下層膜１２ａと上層膜１２ｂ）の
パターニング時 (2) ソース，ドレイン用コンタクト層１６とｎ型半導体
層１５およびｉ型半導体層１４のトランジスタ素子領域
外形へのパターニング時 (3) ソース，ドレイン用金属膜１８と透明導電膜１９の
パターニングおよびコンタクト層１６の分離とｎ型半導
体層１５の陽極酸化時 (4) 保護絶縁膜１９のパターニングおよびゲート絶縁膜
１３のゲートライン端子部上の部分の除去とソース，ド
レイン用金属膜１８の画素電極２０上の部分の除去時 の計４回（従来の製造方法では６回）でよい。
は、上記のような工程でＴＦＴパネルを製造しているた
め、レジストマスクの形成回数は、 (1) ゲート用金属膜（下層膜１２ａと上層膜１２ｂ）の
パターニング時 (2) ソース，ドレイン用コンタクト層１６とｎ型半導体
層１５およびｉ型半導体層１４のトランジスタ素子領域
外形へのパターニング時 (3) ソース，ドレイン用金属膜１８と透明導電膜１９の
パターニングおよびコンタクト層１６の分離とｎ型半導
体層１５の陽極酸化時 (4) 保護絶縁膜１９のパターニングおよびゲート絶縁膜
１３のゲートライン端子部上の部分の除去とソース，ド
レイン用金属膜１８の画素電極２０上の部分の除去時 の計４回（従来の製造方法では６回）でよい。
【００４８】したがって、上記製造方法によれば、ｉ型
半導体層１４のチャンネル領域にダメージを与えること
なく、しかも少ないレジストマスク形成回数で高能率に
かつ低コストにＴＦＴパネルを製造することができる。
半導体層１４のチャンネル領域にダメージを与えること
なく、しかも少ないレジストマスク形成回数で高能率に
かつ低コストにＴＦＴパネルを製造することができる。
【００４９】しかも、上記製造方法は、ｉ型半導体層１
４のチャンネル領域の上にブロッキング層を形成するも
のではないため、従来の製造方法に比べて、ＴＦＴパネ
ルの製造歩留を向上させることができる。
４のチャンネル領域の上にブロッキング層を形成するも
のではないため、従来の製造方法に比べて、ＴＦＴパネ
ルの製造歩留を向上させることができる。
【００５０】すなわち、従来の製造方法では、ｉ型半導
体層にピンホールがあると、このｉ型半導体層の上に成
膜したブロッキング層をフォトリソグラフィ法によりパ
ターニングする際のエッチング時に、ブロッキング層の
エッチング液がｉ型半導体層のピンホールを通ってゲー
ト絶縁膜に達し、このゲート絶縁膜もエッチングしてピ
ンホール欠陥を発生させてしまう。そして、このように
ゲート絶縁膜にピンホール欠陥が発生すると、薄膜トラ
ンジスタ部分やライン交差部に層間短絡（ゲート電極と
ソース，ドレイン電極との短絡や、ゲートラインとドレ
インラインとの短絡）が発生し、ＴＦＴパネルの製造歩
留が悪くなる。
体層にピンホールがあると、このｉ型半導体層の上に成
膜したブロッキング層をフォトリソグラフィ法によりパ
ターニングする際のエッチング時に、ブロッキング層の
エッチング液がｉ型半導体層のピンホールを通ってゲー
ト絶縁膜に達し、このゲート絶縁膜もエッチングしてピ
ンホール欠陥を発生させてしまう。そして、このように
ゲート絶縁膜にピンホール欠陥が発生すると、薄膜トラ
ンジスタ部分やライン交差部に層間短絡（ゲート電極と
ソース，ドレイン電極との短絡や、ゲートラインとドレ
インラインとの短絡）が発生し、ＴＦＴパネルの製造歩
留が悪くなる。
【００５１】これに対して、上記実施例の製造方法は、
ｉ型半導体層の上にブロッキング層を形成するものでは
ないため、従来の製造方法のようにブロッキング層のパ
ターニング時にゲート絶縁膜もエッチングされることは
なく、したがって、上記層間短絡の発生をなくして、Ｔ
ＦＴパネルの製造歩留を向上させることができる。
ｉ型半導体層の上にブロッキング層を形成するものでは
ないため、従来の製造方法のようにブロッキング層のパ
ターニング時にゲート絶縁膜もエッチングされることは
なく、したがって、上記層間短絡の発生をなくして、Ｔ
ＦＴパネルの製造歩留を向上させることができる。
【００５２】なお、上記実施例では、ゲートラインＧＬ
およびゲート電極Ｇを、ＩＴＯ膜等からなる下層膜１２
ａの上にＡl またはＡl 合金膜等からなる上層膜１２ｂ
を積層した二層膜としているが、このゲートラインＧＬ
およびゲート電極Ｇは、上記実施例と逆に、下層膜１２
ａをＡl またはＡl合金膜等とし、上層膜１２ｂをＩＴ
Ｏ膜等とした二層膜としてもよく、このようにすれば、
ゲートラインＧＬの端子部ＧＬａを二層膜のまま残すこ
とができる。
およびゲート電極Ｇを、ＩＴＯ膜等からなる下層膜１２
ａの上にＡl またはＡl 合金膜等からなる上層膜１２ｂ
を積層した二層膜としているが、このゲートラインＧＬ
およびゲート電極Ｇは、上記実施例と逆に、下層膜１２
ａをＡl またはＡl合金膜等とし、上層膜１２ｂをＩＴ
Ｏ膜等とした二層膜としてもよく、このようにすれば、
ゲートラインＧＬの端子部ＧＬａを二層膜のまま残すこ
とができる。
【００５３】さらに、上記ゲートラインＧＬおよびゲー
ト電極Ｇは、単層の金属膜で形成してもよく、その場合
も、この金属膜をソース，ドレイン用金属膜１８に対す
るエッチング選択比が大きく金属で形成するか、あるい
は金属膜表面を陽極酸化しておけば、画素電極２０上の
ソース，ドレイン用金属膜１８を除去する際に、ゲート
ラインＧＬの端子部ＧＬａがエッチングされることはな
い。
ト電極Ｇは、単層の金属膜で形成してもよく、その場合
も、この金属膜をソース，ドレイン用金属膜１８に対す
るエッチング選択比が大きく金属で形成するか、あるい
は金属膜表面を陽極酸化しておけば、画素電極２０上の
ソース，ドレイン用金属膜１８を除去する際に、ゲート
ラインＧＬの端子部ＧＬａがエッチングされることはな
い。
【００５４】
【発明の効果】本発明の製造方法は、ｎ型半導体層のソ
ース，ドレイン電極間の部分を陽極酸化処理により酸化
絶縁層として電気的に分離するものであり、この製造方
法は、ｎ型半導体層をエッチングして分離するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング層を形成しておかなくても、製造過程でｉ型半導
体層にダメージを与えることはないから、ブロッキング
層の形成工程は不要である。
ース，ドレイン電極間の部分を陽極酸化処理により酸化
絶縁層として電気的に分離するものであり、この製造方
法は、ｎ型半導体層をエッチングして分離するものでは
ないため、ｉ型半導体層のチャンネル領域の上にブロッ
キング層を形成しておかなくても、製造過程でｉ型半導
体層にダメージを与えることはないから、ブロッキング
層の形成工程は不要である。
【００５５】そして、この製造方法によれば、ＴＦＴパ
ネルを製造工程におけるレジストマスクの形成回数は４
回でよいため、６回のレジストマスク形成を必要とする
従来の製造方法に比べて、少ないレジストマスク形成回
数で高能率にかつ低コストにＴＦＴパネルを製造するこ
とができる。
ネルを製造工程におけるレジストマスクの形成回数は４
回でよいため、６回のレジストマスク形成を必要とする
従来の製造方法に比べて、少ないレジストマスク形成回
数で高能率にかつ低コストにＴＦＴパネルを製造するこ
とができる。
【図１】本発明の一実施例を示すＴＦＴパネルの製造工
程図。
程図。
【図２】完成されたＴＦＴパネルの一部分の平面図。
【図３】従来のＴＦＴパネルの一部分の平面図。
【図４】図３のIV−IV線に沿う拡大断面図。
【図５】図３の V−V 線に沿う拡大断面図。
【図６】図３のVI−VI線に沿う拡大断面図。
１１…基板、ＧＬ…ゲートライン、ＧＬａ…端子部、Ｇ
…ゲート電極、１２ａ…下層膜、１２ｂ…上層膜、１３
…ゲート絶縁膜、１４…ｉ型半導体層、１５…ｎ型半導
体層、１５ａ…酸化絶縁層、Ｓ…ソース電極、ＤＬ…ド
レインライン、ＤＬａ…端子部、１６…コンタクト層、
１７……透明導電膜、１８…ソース，ドレイン用金属
膜、１９…保護絶縁膜、２０…画素電極、ＲＭ…レジス
トマスク、２１…薄膜トランジスタ。
…ゲート電極、１２ａ…下層膜、１２ｂ…上層膜、１３
…ゲート絶縁膜、１４…ｉ型半導体層、１５…ｎ型半導
体層、１５ａ…酸化絶縁層、Ｓ…ソース電極、ＤＬ…ド
レインライン、ＤＬａ…端子部、１６…コンタクト層、
１７……透明導電膜、１８…ソース，ドレイン用金属
膜、１９…保護絶縁膜、２０…画素電極、ＲＭ…レジス
トマスク、２１…薄膜トランジスタ。
Claims (1)
- 【請求項１】基板上に、ゲートラインと、このゲートラ
インに形成されたゲート電極とゲート絶縁膜とｉ型半導
体層とｎ型半導体層およびソース，ドレイン電極とから
なる薄膜トランジスタと、この薄膜トランジスタのドレ
イン電極につながるドレインラインと、前記薄膜トラン
ジスタのソース電極につながる画素電極と、前記薄膜ト
ランジスタおよびドレインラインを覆う保護絶縁膜とを
形成した薄膜トランジスタパネルの製造方法において、 前記基板上にゲート用金属膜を成膜し、この金属膜をパ
ターニングしてゲートラインおよびゲート電極を形成す
る第１の工程と、 前記基板上に、前記ゲートラインおよびゲート電極を覆
ってゲート絶縁膜とｉ型半導体層とｎ型半導体層とソー
ス，ドレイン用コンタクト層とを順次成膜する第２の工
程と、 前記コンタクト層とｎ型半導体層とｉ型半導体層とを、
トランジスタ素子領域の外形にパターニングする第３の
工程と、 これらの層を覆って前記ゲート絶縁膜の上に透明導電膜
とソース，ドレイン用金属膜とを順次成膜する第４の工
程と、 前記ソース，ドレイン用金属膜と透明導電膜とを、画素
電極とソース，ドレイン電極およびドレインラインの形
状にパターニングするとともに、このパターニングに用
いたレジストマスクを利用して前記コンタクト層をソー
ス電極部とドレイン電極部とに分離する第５の工程と、 前記ソース，ドレイン用金属膜と透明導電膜のパターニ
ングに用いた前記レジストマスクを残したまま前記ｎ型
半導体層の陽極酸化処理を行ない、このｎ型半導体層の
ソース，ドレインチャンネル電極間の部分を酸化絶縁層
とする第６の工程と、 保護絶縁膜を成膜する第７の工程と、 前記保護絶縁膜を画素電極上の部分とドレインラインの
端子部およびゲートラインの端子部の上の部分を除去し
た形状にパターニングし、同時に前記ゲート絶縁膜のゲ
ートライン端子部上の部分を除去するとともに、前記画
素電極の上の前記ソース，ドレイン用金属膜を除去する
第８の工程と、 からなることを特徴とする薄膜トランジスタパネルの製
造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33587591A JP3168648B2 (ja) | 1991-11-27 | 1991-11-27 | 薄膜トランジスタパネルの製造方法 |
| US07/939,458 US5334859A (en) | 1991-09-05 | 1992-09-02 | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| EP92115194A EP0544069B1 (en) | 1991-11-26 | 1992-09-04 | Thin-film transistor panel and method of manufacturing the same |
| DE69223118T DE69223118T2 (de) | 1991-11-26 | 1992-09-04 | Dünnschicht-Transistor-Panel und dessen Herstellungsmethode |
| KR1019920016164A KR970003741B1 (ko) | 1991-09-05 | 1992-09-04 | 박막 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33587591A JP3168648B2 (ja) | 1991-11-27 | 1991-11-27 | 薄膜トランジスタパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152327A true JPH05152327A (ja) | 1993-06-18 |
| JP3168648B2 JP3168648B2 (ja) | 2001-05-21 |
Family
ID=18293357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33587591A Expired - Fee Related JP3168648B2 (ja) | 1991-09-05 | 1991-11-27 | 薄膜トランジスタパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168648B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000111958A (ja) * | 1998-10-01 | 2000-04-21 | Samsung Electronics Co Ltd | ４枚のマスクを利用した液晶表示装置用薄膜トランジスタ基板の製造方法及び液晶表示装置用薄膜トランジスタ基板 |
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2011187859A (ja) * | 2010-03-11 | 2011-09-22 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
-
1991
- 1991-11-27 JP JP33587591A patent/JP3168648B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000111958A (ja) * | 1998-10-01 | 2000-04-21 | Samsung Electronics Co Ltd | ４枚のマスクを利用した液晶表示装置用薄膜トランジスタ基板の製造方法及び液晶表示装置用薄膜トランジスタ基板 |
| JP2002057163A (ja) * | 2000-05-13 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| USRE43471E1 (en) | 2000-05-13 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2011187859A (ja) * | 2010-03-11 | 2011-09-22 | Hitachi Displays Ltd | 表示装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168648B2 (ja) | 2001-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4187819B2 (ja) | 薄膜装置の製造方法 | |
| US5427962A (en) | Method of making a thin film transistor | |
| JPH06250211A (ja) | 液晶表示基板とその製造方法 | |
| JPH05323373A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPS63178560A (ja) | 薄膜トランジスタの形成方法 | |
| JP3094610B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH04171767A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3114303B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
| JP3168648B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP3599174B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
| KR100208044B1 (ko) | 금속배선기판 및 그의 제조방법 | |
| JP3104356B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
| JPH05323380A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0815733A (ja) | 薄膜トランジスタパネルとその製造方法 | |
| JP3663743B2 (ja) | 液晶表示装置の製造方法 | |
| JPH07325321A (ja) | 液晶表示装置の製造方法 | |
| JP2001117510A (ja) | 薄膜トランジスタパネル | |
| JP2980803B2 (ja) | 金属配線の形成方法 | |
| JPH06289430A (ja) | 薄膜トランジスタパネル | |
| JPH05173186A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP3131853B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH05203989A (ja) | 短絡解消方法 | |
| JP3161003B2 (ja) | 配線表面の陽極酸化方法 | |
| JPH06244417A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH08179372A (ja) | アクティブマトリックスパネルおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |