JPH0513739A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH0513739A JPH0513739A JP3164234A JP16423491A JPH0513739A JP H0513739 A JPH0513739 A JP H0513739A JP 3164234 A JP3164234 A JP 3164234A JP 16423491 A JP16423491 A JP 16423491A JP H0513739 A JPH0513739 A JP H0513739A
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Abstract
(57)【要約】
【目的】 光電変換装置を、より素子の微細化を進行さ
せても、感度低下および出力電圧低下を防止することが
できるようにする。 【構成】 この光電変換装置は、半導体トランジスタＱ
１のベースＢを浮遊状態にするためのキャパシタＣoxの
電極間に形成される誘電体膜と、電荷蓄積キャパシタＣ
T の電極間に形成される誘電体膜とが、シリコン酸化物
とシリコン酸窒化物との２層の積層構造（ＳiＯ2膜２５
1 とＳiＯＮ 膜１６1 ，ＳiＯ2膜２５2 とＳiＯＮ 膜１
６2 ）からそれぞれ構成されている点が、従来のものと
異なる。
せても、感度低下および出力電圧低下を防止することが
できるようにする。 【構成】 この光電変換装置は、半導体トランジスタＱ
１のベースＢを浮遊状態にするためのキャパシタＣoxの
電極間に形成される誘電体膜と、電荷蓄積キャパシタＣ
T の電極間に形成される誘電体膜とが、シリコン酸化物
とシリコン酸窒化物との２層の積層構造（ＳiＯ2膜２５
1 とＳiＯＮ 膜１６1 ，ＳiＯ2膜２５2 とＳiＯＮ 膜１
６2 ）からそれぞれ構成されている点が、従来のものと
異なる。
Description
【０００１】
【産業上の利用分野】本発明は光電変換装置に関する。
【０００２】
【従来の技術】図８は、従来の光電変換装置の構成およ
び動作を説明するための等価回路である。
び動作を説明するための等価回路である。
【０００３】この光電変換装置は、半導体トランジスタ
Ｑ１および半導体トランジスタＱ１のベースＢを浮遊状
態にするためのキャパシタＣoxを有する少なくとも１つ
の光電変換セルＳ１と、半導体トランジスタＱ１のエミ
ッタＥから出力される出力電圧を保持するための電荷蓄
積キャパシタＣT とを含み、ベースＢに光により発生し
たキャリアを蓄積する蓄積動作，蓄積動作によりベース
Ｂに発生した蓄積電圧を読出す読出し動作および蓄積動
作によりベースＢに蓄積されたキャリアを消滅させるリ
フレッシュ動作がそれぞれ行われるものである。
Ｑ１および半導体トランジスタＱ１のベースＢを浮遊状
態にするためのキャパシタＣoxを有する少なくとも１つ
の光電変換セルＳ１と、半導体トランジスタＱ１のエミ
ッタＥから出力される出力電圧を保持するための電荷蓄
積キャパシタＣT とを含み、ベースＢに光により発生し
たキャリアを蓄積する蓄積動作，蓄積動作によりベース
Ｂに発生した蓄積電圧を読出す読出し動作および蓄積動
作によりベースＢに蓄積されたキャリアを消滅させるリ
フレッシュ動作がそれぞれ行われるものである。
【０００４】なお、蓄積動作，読出し動作およびリフレ
ッシュ動作を行うため、半導体トランジスタＱ１のベー
スＢとアース間には、読出し用信号ＶG がゲートに供給
されるＭＯＳトランジスタＭ１と、第１のリセット信号
ＶR がゲートに供給されるＭＯＳトランジスタＭ２とが
挿入されており、また、半導体トランジスタＱ１のエミ
ッタＥとアース間には、第２のリセット信号ＶRES がゲ
ートに供給されるＭＯＳトランジスタＭ３が挿入されて
おり、さらに、半導体トランジスタＱ１のエミッタＥと
出力電圧Ｖout の出力端子間には、出力制御信号φ1 が
ゲートに供給されるＭＯＳトランジスタＭ４が挿入され
ている。半導体トランジスタＱ１のコレクタＣは電源Ｖ
CCに接続されている。
ッシュ動作を行うため、半導体トランジスタＱ１のベー
スＢとアース間には、読出し用信号ＶG がゲートに供給
されるＭＯＳトランジスタＭ１と、第１のリセット信号
ＶR がゲートに供給されるＭＯＳトランジスタＭ２とが
挿入されており、また、半導体トランジスタＱ１のエミ
ッタＥとアース間には、第２のリセット信号ＶRES がゲ
ートに供給されるＭＯＳトランジスタＭ３が挿入されて
おり、さらに、半導体トランジスタＱ１のエミッタＥと
出力電圧Ｖout の出力端子間には、出力制御信号φ1 が
ゲートに供給されるＭＯＳトランジスタＭ４が挿入され
ている。半導体トランジスタＱ１のコレクタＣは電源Ｖ
CCに接続されている。
【０００５】次に、この光電変換装置における蓄積動
作，読出し動作およびリフレッシュ動作について説明す
る。
作，読出し動作およびリフレッシュ動作について説明す
る。
【０００６】（１）蓄積動作 …… 読出し用信号ＶG と
第１および第２のリセット信号ＶR，ＶRES と出力制御
信号φ1 とをすべて０Ｖにして、第１乃至第４のＭＯＳ
トランジスタＭ１〜Ｍ４をすべてオフにした状態で、光
が半導体トランジスタＱ１に照射されることにより、半
導体トランジスタＱ１のベースＢに光により発生したキ
ャリアが蓄積される。
第１および第２のリセット信号ＶR，ＶRES と出力制御
信号φ1 とをすべて０Ｖにして、第１乃至第４のＭＯＳ
トランジスタＭ１〜Ｍ４をすべてオフにした状態で、光
が半導体トランジスタＱ１に照射されることにより、半
導体トランジスタＱ１のベースＢに光により発生したキ
ャリアが蓄積される。
【０００７】（２）読出し動作 …… 読出し用信号ＶG
を正電圧にして、半導体トランジスタＱ１をオンさせる
ことにより、蓄積動作によりベースＢに発生した蓄積電
圧に応じてエミッタＥから出力される出力電圧Ｖout を
電荷蓄積キャパシタＣT に保持したのち、出力制御信号
φ1 を正電圧にして、ＭＯＳトランジスタＭ４をオンさ
せることにより、出力電圧Ｖout を出力端子から出力さ
せる。
を正電圧にして、半導体トランジスタＱ１をオンさせる
ことにより、蓄積動作によりベースＢに発生した蓄積電
圧に応じてエミッタＥから出力される出力電圧Ｖout を
電荷蓄積キャパシタＣT に保持したのち、出力制御信号
φ1 を正電圧にして、ＭＯＳトランジスタＭ４をオンさ
せることにより、出力電圧Ｖout を出力端子から出力さ
せる。
【０００８】（３）リフレッシュ動作 …… 読出し用信
号ＶGと第１および第２のリセット信号ＶR ，ＶRES と
を正電圧にして、第１乃至第３のＭ１〜Ｍ３をすべてオ
ンさせることにより、キャパシタＣoxと電荷蓄積キャパ
シタＣT とに蓄積されている電荷を放電させる。
号ＶGと第１および第２のリセット信号ＶR ，ＶRES と
を正電圧にして、第１乃至第３のＭ１〜Ｍ３をすべてオ
ンさせることにより、キャパシタＣoxと電荷蓄積キャパ
シタＣT とに蓄積されている電荷を放電させる。
【０００９】図９は、図８に示した光電変換装置をＬＳ
Ｉ化したときの光電変換セルＳ１と電荷蓄積キャパシタ
ＣT との構造を示す断面図である。
Ｉ化したときの光電変換セルＳ１と電荷蓄積キャパシタ
ＣT との構造を示す断面図である。
【００１０】半導体トランジスタＱ１のコレクタＣは、
Ｎ型の半導体基板201 と、半導体基板201 上の一部分
（図示左側の部分）に形成されたＮ型の埋込み層202
と、半導体基板201 および埋込み層202 上に形成された
エピタキシャル層203 とにより構成されている。また、
半導体トランジスタＱ１のベースＢは、エピタキシャル
層203 内の埋込み層202 の図示上方に形成されたベース
拡散領域209 により構成されている。さらに、半導体ト
ランジスタＱ１のエミッタＥは、ベース拡散領域209 内
に形成されたエミッタ領域211 により構成されている。
Ｎ型の半導体基板201 と、半導体基板201 上の一部分
（図示左側の部分）に形成されたＮ型の埋込み層202
と、半導体基板201 および埋込み層202 上に形成された
エピタキシャル層203 とにより構成されている。また、
半導体トランジスタＱ１のベースＢは、エピタキシャル
層203 内の埋込み層202 の図示上方に形成されたベース
拡散領域209 により構成されている。さらに、半導体ト
ランジスタＱ１のエミッタＥは、ベース拡散領域209 内
に形成されたエミッタ領域211 により構成されている。
【００１１】キャパシタＣoxの電極間に形成される誘電
体膜はベース拡散領域209 の図示左側の上に形成された
ＳiＯ2膜（シリコン酸化物膜）2051により構成されてお
り、ＳiＯ2膜2051上に形成されたポリシリコン膜210
1（キャパシタＣoxの上部電極として機能）により読出
し用信号ＶG が供給されている。
体膜はベース拡散領域209 の図示左側の上に形成された
ＳiＯ2膜（シリコン酸化物膜）2051により構成されてお
り、ＳiＯ2膜2051上に形成されたポリシリコン膜210
1（キャパシタＣoxの上部電極として機能）により読出
し用信号ＶG が供給されている。
【００１２】電荷蓄積キャパシタＣT は、エピタキシャ
ル層203 内の図示右側に形成されたウェル拡散領域204
と、ウェル拡散領域204 上に形成されたＳiＯ2膜205
2と、Ｓ iＯ2膜2052上に形成されたポリシリコン膜2102
とにより構成されている。ここで、ウェル拡散領域204
は電荷蓄積キャパシタＣT の下部電極として機能し、ア
ースに接続されている。また、ＳiＯ2膜2052は電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜として機
能する。さらに、ポリシリコン膜2102は電荷蓄積キャパ
シタＣT の上部電極として機能し、アルミ配線2131を介
して半導体トランジスタＱ１のエミッタＥと接続されて
いる。
ル層203 内の図示右側に形成されたウェル拡散領域204
と、ウェル拡散領域204 上に形成されたＳiＯ2膜205
2と、Ｓ iＯ2膜2052上に形成されたポリシリコン膜2102
とにより構成されている。ここで、ウェル拡散領域204
は電荷蓄積キャパシタＣT の下部電極として機能し、ア
ースに接続されている。また、ＳiＯ2膜2052は電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜として機
能する。さらに、ポリシリコン膜2102は電荷蓄積キャパ
シタＣT の上部電極として機能し、アルミ配線2131を介
して半導体トランジスタＱ１のエミッタＥと接続されて
いる。
【００１３】電荷蓄積キャパシタＣT に保持された出力
電圧Ｖout は、ウェル拡散領域204の図示上方に層間絶
縁膜2123を介して形成されたアルミ配線2132により、Ｍ
ＯＳトランジスタＭ４（図８参照）を介して出力端子に
出力される。
電圧Ｖout は、ウェル拡散領域204の図示上方に層間絶
縁膜2123を介して形成されたアルミ配線2132により、Ｍ
ＯＳトランジスタＭ４（図８参照）を介して出力端子に
出力される。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の光電変換装置は、キャパシタＣoxの電極間に形
成される誘電体膜および電荷蓄積キャパシタＣT の電極
間に形成される誘電体膜が各ＳiＯ2 膜2051，2052によ
りそれぞれ構成されているため、公知のバイポーラ・モ
ス・プロセス（ＢｉＭＯＳプロセス）以外の特別な工程
を必要としないという利点があるが、今後、より素子の
微細化を進行させて、さらに光電変換装置の規模を大き
くしていくためには、以下に示すような欠点がある。
た従来の光電変換装置は、キャパシタＣoxの電極間に形
成される誘電体膜および電荷蓄積キャパシタＣT の電極
間に形成される誘電体膜が各ＳiＯ2 膜2051，2052によ
りそれぞれ構成されているため、公知のバイポーラ・モ
ス・プロセス（ＢｉＭＯＳプロセス）以外の特別な工程
を必要としないという利点があるが、今後、より素子の
微細化を進行させて、さらに光電変換装置の規模を大き
くしていくためには、以下に示すような欠点がある。
【００１５】（１）キャパシタＣoxの面積縮小を進めて
いくと、開口率が低下して、光電変換セルＳ１の感度低
下を招く。
いくと、開口率が低下して、光電変換セルＳ１の感度低
下を招く。
【００１６】（２）光電変換装置の出力電圧Ｖout を一
定電圧以上確保するためには、電荷蓄積キャパシタＣT
の容量値と出力線の寄生容量値との比率を維持しなけれ
ばならないが、光電変換セルＳ１の面積縮小に伴って、
出力線（アルミ配線2132）の寄生容量値の占める比率が
大きくなり、出力電圧Ｖout の低下を招く。
定電圧以上確保するためには、電荷蓄積キャパシタＣT
の容量値と出力線の寄生容量値との比率を維持しなけれ
ばならないが、光電変換セルＳ１の面積縮小に伴って、
出力線（アルミ配線2132）の寄生容量値の占める比率が
大きくなり、出力電圧Ｖout の低下を招く。
【００１７】本発明の目的は、より素子の微細化を進行
させても、感度低下および出力電圧低下を防止すること
ができる光電変換装置を提供することにある。
させても、感度低下および出力電圧低下を防止すること
ができる光電変換装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の光電変換装置
は、半導体トランジスタおよび該半導体トランジスタの
ベースを浮遊状態にするためのキャパシタを有する少な
くとも１つの光電変換セルと、前記半導体トランジスタ
のエミッタから出力される出力電圧を保持するための電
荷蓄積キャパシタとを含み、前記ベースに光により発生
したキャリアを蓄積する蓄積動作，該蓄積動作により前
記ベースに発生した蓄積電圧を読出す読出し動作および
前記蓄積動作により前記ベースに蓄積された前記キャリ
アを消滅させるリフレッシュ動作がそれぞれ行われる光
電変換装置において、前記キャパシタの電極間に形成さ
れる誘電体膜と前記電荷蓄積キャパシタの電極間に形成
される誘電体膜とが、シリコン酸化物とシリコン酸窒化
物との２層以上の積層構造からなる。
は、半導体トランジスタおよび該半導体トランジスタの
ベースを浮遊状態にするためのキャパシタを有する少な
くとも１つの光電変換セルと、前記半導体トランジスタ
のエミッタから出力される出力電圧を保持するための電
荷蓄積キャパシタとを含み、前記ベースに光により発生
したキャリアを蓄積する蓄積動作，該蓄積動作により前
記ベースに発生した蓄積電圧を読出す読出し動作および
前記蓄積動作により前記ベースに蓄積された前記キャリ
アを消滅させるリフレッシュ動作がそれぞれ行われる光
電変換装置において、前記キャパシタの電極間に形成さ
れる誘電体膜と前記電荷蓄積キャパシタの電極間に形成
される誘電体膜とが、シリコン酸化物とシリコン酸窒化
物との２層以上の積層構造からなる。
【００１９】
【作用】本発明の光電変換装置では、半導体トランジス
タのベースを浮遊状態にするためのキャパシタの電極間
に形成される誘電体膜が、シリコン酸化物とシリコン酸
窒化物との２層以上の積層構造で構成されていることに
より、該キャパシタの単位面積当たりの容量値を増大さ
せることができるため、従来よりも小さい面積でも同等
以上の開口率を得ることができる。
タのベースを浮遊状態にするためのキャパシタの電極間
に形成される誘電体膜が、シリコン酸化物とシリコン酸
窒化物との２層以上の積層構造で構成されていることに
より、該キャパシタの単位面積当たりの容量値を増大さ
せることができるため、従来よりも小さい面積でも同等
以上の開口率を得ることができる。
【００２０】また、電荷蓄積キャパシタの電極間に形成
される誘電体膜が、シリコン酸化物とシリコン酸窒化物
との２層以上の積層構造で構成されていることにより、
該電荷蓄積キャパシタの単位面積当たりの容量値を増大
させることができるため、従来よりも小さい面積で同等
以上の出力電圧を得ることができる。
される誘電体膜が、シリコン酸化物とシリコン酸窒化物
との２層以上の積層構造で構成されていることにより、
該電荷蓄積キャパシタの単位面積当たりの容量値を増大
させることができるため、従来よりも小さい面積で同等
以上の出力電圧を得ることができる。
【００２１】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【００２２】図１は、本発明の光電変換装置の一実施例
を示すためのＬＳＩ化したときの光電変換セルと電荷蓄
積キャパシタとの構造を示す断面図である。
を示すためのＬＳＩ化したときの光電変換セルと電荷蓄
積キャパシタとの構造を示す断面図である。
【００２３】本実施例の光電変換装置が図９に示した従
来の光電変換装置と異なる点は、図８に示した半導体ト
ランジスタＱ１のベースＢを浮遊状態にするためのキャ
パシタＣoxの電極間に形成される誘電体膜と、電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜とが、シ
リコン酸化物とシリコン酸窒化物との２層の積層構造
（ＳiＯ2膜２５1 とＳiＯＮ 膜１６1 ，ＳiＯ2膜２５2
とＳiＯＮ 膜１６2 ）からそれぞれ構成されていること
である。
来の光電変換装置と異なる点は、図８に示した半導体ト
ランジスタＱ１のベースＢを浮遊状態にするためのキャ
パシタＣoxの電極間に形成される誘電体膜と、電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜とが、シ
リコン酸化物とシリコン酸窒化物との２層の積層構造
（ＳiＯ2膜２５1 とＳiＯＮ 膜１６1 ，ＳiＯ2膜２５2
とＳiＯＮ 膜１６2 ）からそれぞれ構成されていること
である。
【００２４】次に、光電変換セルＳ１と電荷蓄積キャパ
シタＣT とをＬＳＩ化するときの各工程について、図２
〜図７を用いて説明する。
シタＣT とをＬＳＩ化するときの各工程について、図２
〜図７を用いて説明する。
【００２５】（１）埋込み層１２およびエピタキシャル
層１３の形成 図２に示すように、Ｎ型の半導体基板１１の表面を５０
００〜１００００Å程度に熱酸化したのち、Ｎ型の埋込
み層１２を形成する部分のみをフォトリソグラフィーと
ウエットエッチングで開口して、再び熱酸化法で２００
〜１５００Åの酸化膜を形成する。その後、１×１０14
〜１×１０16ｉｏｎ／ｃｍ2 程度の砒素イオンの注入と
１２００℃，３０〜２４０分程度の熱拡散とにより埋込
み層１２を形成する。
層１３の形成 図２に示すように、Ｎ型の半導体基板１１の表面を５０
００〜１００００Å程度に熱酸化したのち、Ｎ型の埋込
み層１２を形成する部分のみをフォトリソグラフィーと
ウエットエッチングで開口して、再び熱酸化法で２００
〜１５００Åの酸化膜を形成する。その後、１×１０14
〜１×１０16ｉｏｎ／ｃｍ2 程度の砒素イオンの注入と
１２００℃，３０〜２４０分程度の熱拡散とにより埋込
み層１２を形成する。
【００２６】続いて、１０００〜１２００℃で熱分解反
応させることによってＳiＣｌ4またはＳiＨＣｌ3を成長
させて、エピタキシャル層１３を形成する。このとき、
ドーパントとして燐を添加して、エピタキシャル層１３
のＮ型不純物濃度を２×１０ 13〜１×１０16ａｔｏｍｓ
／ｃｍ3 程度にする。
応させることによってＳiＣｌ4またはＳiＨＣｌ3を成長
させて、エピタキシャル層１３を形成する。このとき、
ドーパントとして燐を添加して、エピタキシャル層１３
のＮ型不純物濃度を２×１０ 13〜１×１０16ａｔｏｍｓ
／ｃｍ3 程度にする。
【００２７】（２）ウェル拡散領域１４の形成 図３に示すように、埋込み層１２を形成したときと同様
の方法で、ほう素イオンの注入と熱拡散とによってＰ型
のウェル拡散領域１４を図示右側に形成する。このと
き、図には示されていないが、周辺回路のＮＭＯＳ領域
（図８に示した各ＭＯＳトランジスタＭ１〜Ｍ４が形成
される領域）全体にも同様の領域が形成される。
の方法で、ほう素イオンの注入と熱拡散とによってＰ型
のウェル拡散領域１４を図示右側に形成する。このと
き、図には示されていないが、周辺回路のＮＭＯＳ領域
（図８に示した各ＭＯＳトランジスタＭ１〜Ｍ４が形成
される領域）全体にも同様の領域が形成される。
【００２８】続いて、熱酸化法でパッド酸化膜１５を１
００〜１０００Å成長させる。その後、７００〜９００
℃でＬＰＣＶＤ法によって窒化シリコン層を１０００〜
２０００Å堆積させたのち、アクティブ領域（活性領
域）とフィールド領域（不活性領域）とをフォトリソグ
ラフィーとドライエッチングによってパターニングし
て、埋込み層１２およびウェル拡散領域１４の図示上方
に各窒化シリコン膜３６1，３６2 をそれぞれ形成す
る。
００〜１０００Å成長させる。その後、７００〜９００
℃でＬＰＣＶＤ法によって窒化シリコン層を１０００〜
２０００Å堆積させたのち、アクティブ領域（活性領
域）とフィールド領域（不活性領域）とをフォトリソグ
ラフィーとドライエッチングによってパターニングし
て、埋込み層１２およびウェル拡散領域１４の図示上方
に各窒化シリコン膜３６1，３６2 をそれぞれ形成す
る。
【００２９】（３）チャンネルストッパーの形成 図４に示すように、寄生素子の動作を防ぐために、Ｐチ
ャンネルストッパー１７1，１７2（図示左端と中央）と
Ｎチャンネルストッパー１８1，１８2（ウェル拡散領域
１４の両端）とをイオン注入でされぞれ形成したのち、
ＬＯＣＯＳ法によってアクティブ領域とフィールド領域
とを分離する。このとき、各チャンネルストッパー１７
1，１７2，１８1，１８2上に形成される、寄生動作を防
ぐためのフィールド酸化膜厚としては、３０００〜８０
００Å程度が適切である。
ャンネルストッパー１７1，１７2（図示左端と中央）と
Ｎチャンネルストッパー１８1，１８2（ウェル拡散領域
１４の両端）とをイオン注入でされぞれ形成したのち、
ＬＯＣＯＳ法によってアクティブ領域とフィールド領域
とを分離する。このとき、各チャンネルストッパー１７
1，１７2，１８1，１８2上に形成される、寄生動作を防
ぐためのフィールド酸化膜厚としては、３０００〜８０
００Å程度が適切である。
【００３０】（４）ベース拡散領域１９の形成 図５に示すように、アクティブ領域内の窒化シリコン膜
３６1 とパッド酸化膜１５（図３参照）とを一旦除去し
たのち、２００〜１０００Å程度のバッファ酸化膜３７
を形成し、フォトリソグラフィーと硼素のイオン注入と
熱拡散法とによってベース拡散領域１９を形成する。こ
のときの表面濃度は１×１０15〜１×１０18ａｔｏｍｓ
／ｃｍ3 程度である。
３６1 とパッド酸化膜１５（図３参照）とを一旦除去し
たのち、２００〜１０００Å程度のバッファ酸化膜３７
を形成し、フォトリソグラフィーと硼素のイオン注入と
熱拡散法とによってベース拡散領域１９を形成する。こ
のときの表面濃度は１×１０15〜１×１０18ａｔｏｍｓ
／ｃｍ3 程度である。
【００３１】その後、光電変換セルＳ１およびウェル拡
散領域１４の部分のみのバッファ酸化膜３７を除去した
のち、熱酸化で１０〜１００Å程度の極めて薄い酸化膜
を成長させる。この酸化工程により光電変換セルＳ１表
面の準位を制御して暗電流の発生を制御する。
散領域１４の部分のみのバッファ酸化膜３７を除去した
のち、熱酸化で１０〜１００Å程度の極めて薄い酸化膜
を成長させる。この酸化工程により光電変換セルＳ１表
面の準位を制御して暗電流の発生を制御する。
【００３２】次に、７００〜９００℃（望ましくは、７
８０〜８１０℃）でＬＰＣＶＤ法によって、５０〜１０
０Å程度のＳiＯ2膜２５1，２５2を光電変換セルＳ１お
よびウェル拡散領域１４の図示上方にそれぞれ堆積させ
る。続いて、７００〜１０００℃（望ましくは、８５０
〜８８０℃），ＮＨ3 雰囲気中で熱窒化して熱窒化膜１
６を全面に形成する。
８０〜８１０℃）でＬＰＣＶＤ法によって、５０〜１０
０Å程度のＳiＯ2膜２５1，２５2を光電変換セルＳ１お
よびウェル拡散領域１４の図示上方にそれぞれ堆積させ
る。続いて、７００〜１０００℃（望ましくは、８５０
〜８８０℃），ＮＨ3 雰囲気中で熱窒化して熱窒化膜１
６を全面に形成する。
【００３３】その後、周辺回路部分のアクティブ領域内
部の熱窒化膜１６をフォトリソグラフィーとウエットエ
ッチングにより除去したのち、熱酸化を行って、１００
〜３００ÅのＳiＯ2 からなるゲート酸化膜を形成す
る。
部の熱窒化膜１６をフォトリソグラフィーとウエットエ
ッチングにより除去したのち、熱酸化を行って、１００
〜３００ÅのＳiＯ2 からなるゲート酸化膜を形成す
る。
【００３４】（５）キャパシタＣoxおよび電荷蓄積キャ
パシタＣT の上部電極の形成 周辺回路の各ＭＯＳトランジスタＭ１〜Ｍ４のチャンネ
ルドープをイオン注入で行い、半導体基板１１とのダイ
レクトコンタクトをフォトリソグラフィーとウエットエ
ッチングで形成する。
パシタＣT の上部電極の形成 周辺回路の各ＭＯＳトランジスタＭ１〜Ｍ４のチャンネ
ルドープをイオン注入で行い、半導体基板１１とのダイ
レクトコンタクトをフォトリソグラフィーとウエットエ
ッチングで形成する。
【００３５】その後、キャパシタＣoxの上部電極，電荷
蓄積キャパシタＣT の上部電極，各ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート電極および一部配線を構成するポリ
シリコン層を５５０〜７００℃でＬＰＣＶＤ法により２
０００〜５０００Å形成したのち、イオン注入で燐をド
ープして、所望の部分を残してフォトリソグラフィーと
ドライエッチングでポリシリコン層を除去する。その結
果、図６に示すように、キャパシタＣoxの上部電極とな
るポリシリコン膜２０1 と、電荷蓄積キャパシタＣT の
上部電極となるポリシリコン膜２０2 とが形成される。
蓄積キャパシタＣT の上部電極，各ＭＯＳトランジスタ
Ｍ１〜Ｍ４のゲート電極および一部配線を構成するポリ
シリコン層を５５０〜７００℃でＬＰＣＶＤ法により２
０００〜５０００Å形成したのち、イオン注入で燐をド
ープして、所望の部分を残してフォトリソグラフィーと
ドライエッチングでポリシリコン層を除去する。その結
果、図６に示すように、キャパシタＣoxの上部電極とな
るポリシリコン膜２０1 と、電荷蓄積キャパシタＣT の
上部電極となるポリシリコン膜２０2 とが形成される。
【００３６】このとき、センサーの規模，動作スピード
の高速化に対応してポリシリコン層上にＷ，Ｔｉ，Ｍｏ
などの高融点金属を厚さ１０００〜３０００Åだけ堆積
させ、いわゆるポリサイド構造とし低抵抗化することも
可能である。
の高速化に対応してポリシリコン層上にＷ，Ｔｉ，Ｍｏ
などの高融点金属を厚さ１０００〜３０００Åだけ堆積
させ、いわゆるポリサイド構造とし低抵抗化することも
可能である。
【００３７】（６）エミッタ領域２１の形成 図７に示すように、燐または砒素のイオン注入と熱酸化
によってエミッタ領域２１を形成し、各ＭＯＳトランジ
スタＭ１〜Ｍ４のソース領域およびドレイン領域をやは
りイオン注入によってそれぞれ形成する。
によってエミッタ領域２１を形成し、各ＭＯＳトランジ
スタＭ１〜Ｍ４のソース領域およびドレイン領域をやは
りイオン注入によってそれぞれ形成する。
【００３８】さらに、図１に示した各層間絶縁膜２２1
〜２２3を形成するため、ＢＰＳＧ層２２をＣＶＤ法に
より厚さ４０００〜８０００Åだけ堆積させ、リフロー
を８００〜１０００℃で行ってＣＶＤ膜のデシンファイ
とソース領域およびドレイン領域の活性化処理とを同時
に行う。
〜２２3を形成するため、ＢＰＳＧ層２２をＣＶＤ法に
より厚さ４０００〜８０００Åだけ堆積させ、リフロー
を８００〜１０００℃で行ってＣＶＤ膜のデシンファイ
とソース領域およびドレイン領域の活性化処理とを同時
に行う。
【００３９】（７）アルミ配線２３1，２３2の形成 コンタクトホールの開口をフォトリソグラフィーとドラ
イエッチングを用いて行ったのち、バリアメタルとして
Ｔi，ＴiＮの積層膜を２００〜２０００Åだけスパッタ
により堆積させる。その後、Ａｌ−Ｓi をスパッタによ
り４０００〜１００００Åだけ堆積させたのち、フォト
リソグラフィーとドライエッチングによって、図１に示
したアルミ配線２３1，２３2の形成を行う。
イエッチングを用いて行ったのち、バリアメタルとして
Ｔi，ＴiＮの積層膜を２００〜２０００Åだけスパッタ
により堆積させる。その後、Ａｌ−Ｓi をスパッタによ
り４０００〜１００００Åだけ堆積させたのち、フォト
リソグラフィーとドライエッチングによって、図１に示
したアルミ配線２３1，２３2の形成を行う。
【００４０】次に、パッシベーション膜２４としてＳi
Ｎ をＰＥ−ＣＶＤ法によって６０００〜１２０００Å
だけ堆積させる。また、図１には示されていないが、遮
光を目的としたＡｌ，Ｔi ，Ｗなどの単層膜または積層
膜が必要な場合は、この段階でスパッタによって単層膜
または積層膜を堆積したのち、フォトリソグラフィーと
ウエットエッチングまたはドライエッチングによって単
層膜または積層膜の不要部分を除去する。最後に、ボン
ディング用の開口をパッシベーション膜２４に対してフ
ォトリソグラフィーとドライエッチングで行う。
Ｎ をＰＥ−ＣＶＤ法によって６０００〜１２０００Å
だけ堆積させる。また、図１には示されていないが、遮
光を目的としたＡｌ，Ｔi ，Ｗなどの単層膜または積層
膜が必要な場合は、この段階でスパッタによって単層膜
または積層膜を堆積したのち、フォトリソグラフィーと
ウエットエッチングまたはドライエッチングによって単
層膜または積層膜の不要部分を除去する。最後に、ボン
ディング用の開口をパッシベーション膜２４に対してフ
ォトリソグラフィーとドライエッチングで行う。
【００４１】以上の工程によりＬＳＩ化された本実施例
の光電変換装置では、キャパシタＣ oxの電極間に形成さ
れる誘電体膜は、ＳiＯ2膜２５1 とＳiＮＯ 膜１６1 と
の２層の積層構造で構成されているため、図９の示した
従来のものより小面積でも同等以上の容量値を得ること
が可能となり、たとえば、同じ容量値を得るためには、
面積を従来の２／３以下にすることができ、また、電荷
蓄積キャパシタＣT の電極間に形成される誘電体膜は、
ＳiＯ2膜２５2 とＳiＮＯ 膜１６1 との２層の積層構造
で構成されているため、図９の示した従来のものより小
面積でも同等以上の出力電圧を得ることが可能となり、
たとえば、同じ出力電圧を得るためには、面積を従来の
１／２以下にすることができた。
の光電変換装置では、キャパシタＣ oxの電極間に形成さ
れる誘電体膜は、ＳiＯ2膜２５1 とＳiＮＯ 膜１６1 と
の２層の積層構造で構成されているため、図９の示した
従来のものより小面積でも同等以上の容量値を得ること
が可能となり、たとえば、同じ容量値を得るためには、
面積を従来の２／３以下にすることができ、また、電荷
蓄積キャパシタＣT の電極間に形成される誘電体膜は、
ＳiＯ2膜２５2 とＳiＮＯ 膜１６1 との２層の積層構造
で構成されているため、図９の示した従来のものより小
面積でも同等以上の出力電圧を得ることが可能となり、
たとえば、同じ出力電圧を得るためには、面積を従来の
１／２以下にすることができた。
【００４２】なお、本実施例の光電変換装置における蓄
積動作，読出し動作およびリフレッシュ動作は、図８に
示した従来のものと同様であるので、説明は省略する。
積動作，読出し動作およびリフレッシュ動作は、図８に
示した従来のものと同様であるので、説明は省略する。
【００４３】図１に示した光電変換装置では、キャパシ
タＣoxの電極間に形成される誘電体膜は、ＳiＯ2膜２５
1 とＳiＮＯ 膜１６1 との２層の積層構造で構成された
が、シリコン酸化物とシリコン酸窒化物との２層以上の
積層構造で構成されても同様の効果を有する。電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜について
も同様である。
タＣoxの電極間に形成される誘電体膜は、ＳiＯ2膜２５
1 とＳiＮＯ 膜１６1 との２層の積層構造で構成された
が、シリコン酸化物とシリコン酸窒化物との２層以上の
積層構造で構成されても同様の効果を有する。電荷蓄積
キャパシタＣT の電極間に形成される誘電体膜について
も同様である。
【００４４】
【発明の効果】以上説明したように、本発明は次の効果
がある。
がある。
【００４５】半導体トランジスタのベースを浮遊状態に
するためのキャパシタの電極間に形成される誘電体膜
と、電荷蓄積キャパシタの電極間に形成される誘電体膜
とが、シリコン酸化物とシリコン酸窒化物との２層以上
の積層構造で構成されていることにより、従来よりも小
さい面積でも、同等以上の開口率および同等以上の出力
電圧を得ることができるため、より素子の微細化を進行
させても、感度低下および出力電圧低下を防止すること
ができる。
するためのキャパシタの電極間に形成される誘電体膜
と、電荷蓄積キャパシタの電極間に形成される誘電体膜
とが、シリコン酸化物とシリコン酸窒化物との２層以上
の積層構造で構成されていることにより、従来よりも小
さい面積でも、同等以上の開口率および同等以上の出力
電圧を得ることができるため、より素子の微細化を進行
させても、感度低下および出力電圧低下を防止すること
ができる。
【図１】本発明の光電変換装置の一実施例を示すための
ＬＳＩ化したときの光電変換セルと電荷蓄積キャパシタ
との構造を示す断面図である。
ＬＳＩ化したときの光電変換セルと電荷蓄積キャパシタ
との構造を示す断面図である。
【図２】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図３】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図４】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図５】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図６】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図７】図１に示した光電変換セルと電荷蓄積キャパシ
タとをＬＳＩ化するときの工程を説明するための断面図
である。
タとをＬＳＩ化するときの工程を説明するための断面図
である。
【図８】従来の光電変換装置の構成および動作を説明す
るための等価回路である。
るための等価回路である。
【図９】図８に示した光電変換装置をＬＳＩ化したとき
の光電変換セルと電荷蓄積キャパシタとの構造を示す断
面図である。
の光電変換セルと電荷蓄積キャパシタとの構造を示す断
面図である。
１１ 半導体基板 １２ 埋込み層 １３ エピタキシャル層 １４ ウェル拡散領域 １５ パッド酸化膜 １６ 熱窒化膜 １６1，１６2 ＳiＯＮ 膜 １７1，１７2 Ｐチャンネルストッパ １８1，１８2 Ｎチャンネルストッパ １９ ベース拡散領域 ２０1，２０2 ポリシリコン膜 ２１ エミッタ領域 ２２ ＢＰＳＧ層 ２２1〜２２3 層間絶縁膜 ２３1，２３2 アルミ配線 ２４ パッシベーション膜 ２５1，２５2 ＳiＯ2膜 ３６1，３６2 窒化シリコン膜 ３７ バッファ酸化膜 Ｓ1 光電変換セル Ｑ１ 半導体トランジスタ ＣOX キャパシタ ＣT 電荷蓄積キャパシタ Ｍ１〜Ｍ４ ＭＯＳトランジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体トランジスタおよび該半導体トラ
ンジスタのベースを浮遊状態にするためのキャパシタを
有する少なくとも１つの光電変換セルと、前記半導体ト
ランジスタのエミッタから出力される出力電圧を保持す
るための電荷蓄積キャパシタとを含み、前記ベースに光
により発生したキャリアを蓄積する蓄積動作，該蓄積動
作により前記ベースに発生した蓄積電圧を読出す読出し
動作および前記蓄積動作により前記ベースに蓄積された
前記キャリアを消滅させるリフレッシュ動作がそれぞれ
行われる光電変換装置において、 前記キャパシタの電極間に形成される誘電体膜と前記電
荷蓄積キャパシタの電極間に形成される誘電体膜とが、
シリコン酸化物とシリコン酸窒化物との２層以上の積層
構造からなることを特徴とする光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164234A JPH0513739A (ja) | 1991-07-04 | 1991-07-04 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164234A JPH0513739A (ja) | 1991-07-04 | 1991-07-04 | 光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513739A true JPH0513739A (ja) | 1993-01-22 |
Family
ID=15789223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164234A Pending JPH0513739A (ja) | 1991-07-04 | 1991-07-04 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513739A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5575171A (en) * | 1993-10-22 | 1996-11-19 | Nsk Ltd. | Process and apparatus for the production of webbing take-up spindle |
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
| CN102358388A (zh) * | 2011-08-12 | 2012-02-22 | 大连小骑士玩具制造有限公司 | 自行移动机构 |
| US9316963B2 (en) | 2012-09-11 | 2016-04-19 | Ricoh Company, Limited | Image forming apparatus |
-
1991
- 1991-07-04 JP JP3164234A patent/JPH0513739A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5575171A (en) * | 1993-10-22 | 1996-11-19 | Nsk Ltd. | Process and apparatus for the production of webbing take-up spindle |
| JP2001250934A (ja) * | 1999-12-28 | 2001-09-14 | Hynix Semiconductor Inc | キャパシタ構造を有するイメージセンサ及びその製造方法 |
| US6521924B2 (en) * | 1999-12-28 | 2003-02-18 | Hynix Semiconductor Inc. | Image sensor incorporating therein a capacitor structure and method for the manufacture thereof |
| US6855595B2 (en) | 1999-12-28 | 2005-02-15 | Hynix Semiconductor Inc. | Method for manufacturing a CMOS image sensor having a capacitor's top electrode in contact with a photo-sensing element |
| KR100477788B1 (ko) * | 1999-12-28 | 2005-03-22 | 매그나칩 반도체 유한회사 | 커패시터가 접속된 포토다이오드를 갖는 씨모스이미지센서 및 그 제조방법 |
| CN102358388A (zh) * | 2011-08-12 | 2012-02-22 | 大连小骑士玩具制造有限公司 | 自行移动机构 |
| US9316963B2 (en) | 2012-09-11 | 2016-04-19 | Ricoh Company, Limited | Image forming apparatus |
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