JPH05134690A - 残響音付加装置 - Google Patents
残響音付加装置Info
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- JPH05134690A JPH05134690A JP4035594A JP3559492A JPH05134690A JP H05134690 A JPH05134690 A JP H05134690A JP 4035594 A JP4035594 A JP 4035594A JP 3559492 A JP3559492 A JP 3559492A JP H05134690 A JPH05134690 A JP H05134690A
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-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
- G10K15/12—Arrangements for producing a reverberation or echo sound using electronic time-delay networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】
【目的】 時間間隔が密でかつ複雑な残響音を付加する
こと。 【構成】 自己の遅延出力信号を入力側に帰還する帰還
ループと、入力信号と自己の遅延出力信号とを所定の比
率で合成する演算手段と、合成した信号を所定時間遅延
して出力する遅延手段とによって構成される遅延ユニッ
トを、複数段縦続接続し、かつ、各ユニットにおける遅
延時間を後段になるほど短くなるように設定する。後段
のユニットにおいては、前段のユニットで付加された所
定遅延時間間隔の複数の残響音における各遅延時間間隔
の間で、それよりも密な所定遅延時間間隔で更に複数の
残響音を付加することになる。
こと。 【構成】 自己の遅延出力信号を入力側に帰還する帰還
ループと、入力信号と自己の遅延出力信号とを所定の比
率で合成する演算手段と、合成した信号を所定時間遅延
して出力する遅延手段とによって構成される遅延ユニッ
トを、複数段縦続接続し、かつ、各ユニットにおける遅
延時間を後段になるほど短くなるように設定する。後段
のユニットにおいては、前段のユニットで付加された所
定遅延時間間隔の複数の残響音における各遅延時間間隔
の間で、それよりも密な所定遅延時間間隔で更に複数の
残響音を付加することになる。
Description
【０００１】
【産業上の利用分野】この発明は残響音付加装置に関
し、特に、複雑な残響音を付加することのできる残響音
付加装置に関する。
し、特に、複雑な残響音を付加することのできる残響音
付加装置に関する。
【０００２】
【従来の技術】特開昭５５−１５７７９６号公報におい
ては、自己の遅延出力信号を所定の帰還比率で入力側に
帰還する帰還ループを有する遅延回路からなる残響堕菱
■■■■■用して残響音効果を付加する技術が示されて
いる。その場合、入力信号は遅延回路の遅延時間に相当
する時間間隔で帰還ループを介して繰り返し循環し、該
遅延時間及び帰還比率に応じて定まる減衰特性で規則的
な残響音が発生される。同公報においては、遅延時間を
異ならせた２つの残響付加ユニットを並列的に設けるこ
とも示されている。その場合は、規則的な時間間隔で発
生される２系統の規則的な残響音が混合されることにな
る。
ては、自己の遅延出力信号を所定の帰還比率で入力側に
帰還する帰還ループを有する遅延回路からなる残響堕菱
■■■■■用して残響音効果を付加する技術が示されて
いる。その場合、入力信号は遅延回路の遅延時間に相当
する時間間隔で帰還ループを介して繰り返し循環し、該
遅延時間及び帰還比率に応じて定まる減衰特性で規則的
な残響音が発生される。同公報においては、遅延時間を
異ならせた２つの残響付加ユニットを並列的に設けるこ
とも示されている。その場合は、規則的な時間間隔で発
生される２系統の規則的な残響音が混合されることにな
る。
【０００３】
【発明が解決しようとする課題】上述の従来の技術にお
いては、規則的な時間間隔で発生される２系統の規則的
な残響音が単純に混合されるだけであるため、遅延時間
の密な複雑な残響音を得ることは困難であった。この発
明は上述の点に鑑みてなされたもので、遅延時間間隔が
密でかつ複雑な残響音を付加することのできる残響音付
加装置を提供しようとするものである。
いては、規則的な時間間隔で発生される２系統の規則的
な残響音が単純に混合されるだけであるため、遅延時間
の密な複雑な残響音を得ることは困難であった。この発
明は上述の点に鑑みてなされたもので、遅延時間間隔が
密でかつ複雑な残響音を付加することのできる残響音付
加装置を提供しようとするものである。
【０００４】
【課題を解決するための手段】この発明に係る残響音付
加装置は、自己の遅延出力信号を入力側に帰還する帰還
ループと、入力信号と前記自己の遅延出力信号とを所定
の比率で合成する演算手段と、合成した信号を所定時間
遅延して出力する遅延手段とによって構成される遅延ユ
ニットを、複数段縦続接続してなり、前記各遅延手段に
おける遅延時間を後段になるほど短くしたことを特徴と
するものである。
加装置は、自己の遅延出力信号を入力側に帰還する帰還
ループと、入力信号と前記自己の遅延出力信号とを所定
の比率で合成する演算手段と、合成した信号を所定時間
遅延して出力する遅延手段とによって構成される遅延ユ
ニットを、複数段縦続接続してなり、前記各遅延手段に
おける遅延時間を後段になるほど短くしたことを特徴と
するものである。
【０００５】
【作用】遅延ユニットは、自己の遅延出力信号を入力側
に帰還する帰還ループと、入力信号と前記自己の遅延出
力信号とを所定の比率で合成する演算手段と、合成した
信号を所定時間遅延して出力する遅延手段とによって構
成される。この遅延ユニットに入力された入力信号は、
演算手段において、帰還ループを介して帰還入力される
自己の遅延出力信号と所定の比率で合成される。合成さ
れた信号が遅延手段で遅延され、その遅延出力信号が再
帰還されて、入力信号と合成される。こうして、１つの
遅延ユニットでは、その入力信号は遅延手段の遅延時間
に相当する時間間隔で帰還ループを介して繰り返し循環
し、該遅延時間及び合成比率に応じて定まる特性で規則
的な残響音が付加される。このような遅延ユニットが複
数段縦続接続されており、かつ、各ユニットにおける遅
延時間が後段になるほど短くなるように設定されてい
る。従って、後段のユニットにおいては、前段のユニッ
トで付加された所定遅延時間間隔の複数の残響音におけ
る各遅延時間間隔の間で、それよりも密な所定遅延時間
間隔で更に複数の残響音が付加されることになる。その
場合の特性の一例を図示すると図１１のようであり、前
段のユニットの遅延時間がｘ1であり、後段のユニット
の遅延時間がｙ1である。このように、遅延時間間隔が
密でかつ複雑な残響音を付加することができる。
に帰還する帰還ループと、入力信号と前記自己の遅延出
力信号とを所定の比率で合成する演算手段と、合成した
信号を所定時間遅延して出力する遅延手段とによって構
成される。この遅延ユニットに入力された入力信号は、
演算手段において、帰還ループを介して帰還入力される
自己の遅延出力信号と所定の比率で合成される。合成さ
れた信号が遅延手段で遅延され、その遅延出力信号が再
帰還されて、入力信号と合成される。こうして、１つの
遅延ユニットでは、その入力信号は遅延手段の遅延時間
に相当する時間間隔で帰還ループを介して繰り返し循環
し、該遅延時間及び合成比率に応じて定まる特性で規則
的な残響音が付加される。このような遅延ユニットが複
数段縦続接続されており、かつ、各ユニットにおける遅
延時間が後段になるほど短くなるように設定されてい
る。従って、後段のユニットにおいては、前段のユニッ
トで付加された所定遅延時間間隔の複数の残響音におけ
る各遅延時間間隔の間で、それよりも密な所定遅延時間
間隔で更に複数の残響音が付加されることになる。その
場合の特性の一例を図示すると図１１のようであり、前
段のユニットの遅延時間がｘ1であり、後段のユニット
の遅延時間がｙ1である。このように、遅延時間間隔が
密でかつ複雑な残響音を付加することができる。
【０００６】
【実施例】以下、添付図面を参照してこの発明の一実施
例を詳細に説明しよう。図１及び図２はこの発明による
残響音付加装置の一実施例を示すブロック図、図３及び
図４はこの実施例の構成を機能的に表わした機能ブロッ
ク図、図５及び図６はデイジタルメモリを用いて所望の
遅延時間の残響音を発生させるための遅延回路の基本的
構成を示すブロック図である。説明の便宜上、まず図５
及び図６に示す遅延回路の基本的構成およびその動作を
説明し、次に図３及び図４の機能ブロック図により残響
音の形成過程を説明し、その次に図１及び図２に示す実
施例の具体的構成および動作を説明する。
例を詳細に説明しよう。図１及び図２はこの発明による
残響音付加装置の一実施例を示すブロック図、図３及び
図４はこの実施例の構成を機能的に表わした機能ブロッ
ク図、図５及び図６はデイジタルメモリを用いて所望の
遅延時間の残響音を発生させるための遅延回路の基本的
構成を示すブロック図である。説明の便宜上、まず図５
及び図６に示す遅延回路の基本的構成およびその動作を
説明し、次に図３及び図４の機能ブロック図により残響
音の形成過程を説明し、その次に図１及び図２に示す実
施例の具体的構成および動作を説明する。
【０００７】 −−デイジタルメモリを用いた遅延回路の基本構成−− デイジタルメモリに対し所定のサンプリング周期Ｔ0で
順次サンプリングした入力楽音信号の振幅データＳＰＤ
（ｔ）を時間経過に従って順次記憶させるようにした場
合、時刻（ｔ−ｉ）で記憶した振幅データＳＰＤ（ｔ−
ｉ）をｉ時間経過した時刻ｔで読出すには、サンプリン
グ時刻がｔのときのアドレス情報ＡＤＲ（ｔ）に対し、
ｉ時間の間に変化したアドレス間隔ΔＡＤＲを次の（1-
1）式または（1-2）式で示す如く加算または減算し、時
刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−ｉ）を
求め、このアドレス情報ＡＤＲ（ｔ−ｉ）をディジタル
メモリのアドレス入力に与えれば良い。 ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）＋ΔＡＤＲ …（1-1） ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）−ΔＡＤＲ …（1-2）
順次サンプリングした入力楽音信号の振幅データＳＰＤ
（ｔ）を時間経過に従って順次記憶させるようにした場
合、時刻（ｔ−ｉ）で記憶した振幅データＳＰＤ（ｔ−
ｉ）をｉ時間経過した時刻ｔで読出すには、サンプリン
グ時刻がｔのときのアドレス情報ＡＤＲ（ｔ）に対し、
ｉ時間の間に変化したアドレス間隔ΔＡＤＲを次の（1-
1）式または（1-2）式で示す如く加算または減算し、時
刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−ｉ）を
求め、このアドレス情報ＡＤＲ（ｔ−ｉ）をディジタル
メモリのアドレス入力に与えれば良い。 ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）＋ΔＡＤＲ …（1-1） ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）−ΔＡＤＲ …（1-2）
【０００８】これによって、時刻（ｔ−ｉ）で記憶させ
た振幅データＳＰＤ（ｔ−ｉ）を次の（1-3）式で表わ
されるｉ時間遅れて読出すことができる。 ｉ ＝ ΔＡＤＲ × Ｔ0 …（1-3） すなわち、所望の遅延時間ｉに対応するアドレス間隔Δ
ＡＤＲを遅延時間情報として与えれば、時刻（ｔ−ｉ）
で記憶させた振幅データＳＰＤ（ｔ−ｉ）をｉ時間遅れ
て読出すことができる。この場合、上記（1-1）式によ
って時刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−
ｉ）を求めるものは、振幅データＳＰＤ（ｔ）を時間経
過に伴って高位アドレスから低位アドレスへ向けて順次
記憶させる場合に適用される。また、（1-2）式による
ものは、振幅データＳＰＤ（ｔ）を低位アドレスから高
位アドレスへ向けて順次記憶させる場合に適用される。
た振幅データＳＰＤ（ｔ−ｉ）を次の（1-3）式で表わ
されるｉ時間遅れて読出すことができる。 ｉ ＝ ΔＡＤＲ × Ｔ0 …（1-3） すなわち、所望の遅延時間ｉに対応するアドレス間隔Δ
ＡＤＲを遅延時間情報として与えれば、時刻（ｔ−ｉ）
で記憶させた振幅データＳＰＤ（ｔ−ｉ）をｉ時間遅れ
て読出すことができる。この場合、上記（1-1）式によ
って時刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−
ｉ）を求めるものは、振幅データＳＰＤ（ｔ）を時間経
過に伴って高位アドレスから低位アドレスへ向けて順次
記憶させる場合に適用される。また、（1-2）式による
ものは、振幅データＳＰＤ（ｔ）を低位アドレスから高
位アドレスへ向けて順次記憶させる場合に適用される。
【０００９】従って、この発明における遅延回路は、振
幅データＳＰＤ（ｔ）を順次記憶するディジタルメモリ
ＤＭと、上記（1-1）式または（1-2）式で示される読出
し用のアドレス情報ＡＤＲ（ｔ−ｉ）を形成するアドレ
ス情報発生回路ＡＧと、上記アドレス間隔ΔＡＤＲを遅
延時間情報ＤＬＤとして発生するディレイレングスデー
タメモリＤＤＭとが基本的に設けられる。
幅データＳＰＤ（ｔ）を順次記憶するディジタルメモリ
ＤＭと、上記（1-1）式または（1-2）式で示される読出
し用のアドレス情報ＡＤＲ（ｔ−ｉ）を形成するアドレ
ス情報発生回路ＡＧと、上記アドレス間隔ΔＡＤＲを遅
延時間情報ＤＬＤとして発生するディレイレングスデー
タメモリＤＤＭとが基本的に設けられる。
【００１０】図５はこのような考え方に基づく遅延回路
の一例を示すブロック図であって、ディジタルメモリＤ
Ｍ，アドレス情報発生回路ＡＧ，ディレイレングスデー
タメモリＤＤＭ，乗算器Ｍを備えている。ディジタルメ
モリＤＭは、図７のタイムチャートに示すように、クロ
ックパルスφに従って所定周期Ｔ0でサンプリングした
振幅データＳＰＤ（ｔ）を「０」〜「９」の各アドレス
に高位アドレス「９」側から低位アドレス「０」に向け
て順に記憶するものであり、例えばＲＡＭ（ランダムア
クセスメモリ）やシフトレジスタにより構成される。
の一例を示すブロック図であって、ディジタルメモリＤ
Ｍ，アドレス情報発生回路ＡＧ，ディレイレングスデー
タメモリＤＤＭ，乗算器Ｍを備えている。ディジタルメ
モリＤＭは、図７のタイムチャートに示すように、クロ
ックパルスφに従って所定周期Ｔ0でサンプリングした
振幅データＳＰＤ（ｔ）を「０」〜「９」の各アドレス
に高位アドレス「９」側から低位アドレス「０」に向け
て順に記憶するものであり、例えばＲＡＭ（ランダムア
クセスメモリ）やシフトレジスタにより構成される。
【００１１】このディジタルメモリＤＭにおける振幅デ
ータＳＰＤ（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路ＡＧによって行なわ
れる。すなわち、アドレス情報発生回路ＡＧはアドレス
カウンタＡＣと加算器ＡＤとを備え、サンプリング時刻
の更新に伴って値が更新される書込みアドレス情報ＡＤ
Ｒ（ｔ），ＡＤＲ（ｔ＋１），ＡＤＲ（ｔ＋２），……
ＡＤＲ（ｔ＋ｉ）を形成すると共に、前述の（1-1）式
で表わされる読出しアドレス情報ＡＤＲ（ｔ−ｉ）を形
成し、これらをデイジタルメモリＤＭのアドレス情報Ｄ
Ｍ・ＡＤＲとして出力する。すなわち、アドレスカウン
タＡＣは周期Ｔ0のクロックパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおける振幅
データＳＰＤ（ｔ）の書込みアドレス情報ＡＤＲ（ｔ）
として出力し、この情報ＡＤＲ（ｔ）を加算器ＡＤに供
給する。一方、ディレイレングスデータメモリＤＤＭは
所望の遅延時間ｉに対応する時間情報ＤＬＤ（ΔＡＤＲ
＝ｉ／Ｔ0）を加算器ＡＤの他の加算入力に供給する。
すると、加算器ＡＤは当該サンプリング時刻ｔにおい
て、まず前述の（1-1）式で表わされる演算を行いその
演算値をｉ時間前の振幅データＳＰＤ（ｔ−ｉ）の読出
しアドレス情報ＡＤＲ（ｔ−ｉ）として出力し、続いて
アドレスカウンタＡＣの出力情報ＡＤＲ（ｔ）をそのま
ま現在時刻ｔにおける振幅データＳＰＤ（ｔ）の書込み
アドレス情報ＡＤＲ（ｔ）として出力する。
ータＳＰＤ（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路ＡＧによって行なわ
れる。すなわち、アドレス情報発生回路ＡＧはアドレス
カウンタＡＣと加算器ＡＤとを備え、サンプリング時刻
の更新に伴って値が更新される書込みアドレス情報ＡＤ
Ｒ（ｔ），ＡＤＲ（ｔ＋１），ＡＤＲ（ｔ＋２），……
ＡＤＲ（ｔ＋ｉ）を形成すると共に、前述の（1-1）式
で表わされる読出しアドレス情報ＡＤＲ（ｔ−ｉ）を形
成し、これらをデイジタルメモリＤＭのアドレス情報Ｄ
Ｍ・ＡＤＲとして出力する。すなわち、アドレスカウン
タＡＣは周期Ｔ0のクロックパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおける振幅
データＳＰＤ（ｔ）の書込みアドレス情報ＡＤＲ（ｔ）
として出力し、この情報ＡＤＲ（ｔ）を加算器ＡＤに供
給する。一方、ディレイレングスデータメモリＤＤＭは
所望の遅延時間ｉに対応する時間情報ＤＬＤ（ΔＡＤＲ
＝ｉ／Ｔ0）を加算器ＡＤの他の加算入力に供給する。
すると、加算器ＡＤは当該サンプリング時刻ｔにおい
て、まず前述の（1-1）式で表わされる演算を行いその
演算値をｉ時間前の振幅データＳＰＤ（ｔ−ｉ）の読出
しアドレス情報ＡＤＲ（ｔ−ｉ）として出力し、続いて
アドレスカウンタＡＣの出力情報ＡＤＲ（ｔ）をそのま
ま現在時刻ｔにおける振幅データＳＰＤ（ｔ）の書込み
アドレス情報ＡＤＲ（ｔ）として出力する。
【００１２】これによって、ディジタルメモリＤＭから
は、時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記憶
させた振幅データＳＰＤ（ｔ−ｉ）が読出されると共
に、現在時刻ｔにおける振幅データＳＰＤ（ｔ）がアド
レス情報ＡＤＲ（ｔ）で指定されるアドレスに記憶され
る。このようにしてディジタルメモリＤＭからｉ時間遅
れて読出された振幅データＳＰＤ（ｔ−ｉ）は、乗算器
Ｍにおいて振幅レベル制御用の係数Ｋが乗算されてレベ
ル制御される。そして、レベル制御された振幅データＫ
・ＳＰＤ（ｔ−ｉ）は図示しないＤＡ変換器によりアナ
ログ信号に変換される。このような動作は各サンプリン
グ時刻毎に行なわれる。この結果、入力楽音よりｉ時間
遅れた残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延時間情
報ＤＬＤを時分割で順次与えれば、同一サンプリング時
間内に遅延時間の異なる複数の残響音に関する情報を取
り出すことができる。従って、この発明の実施例では、
図５に示す遅延回路は、周囲の壁などの反射体への距離
の差によって振幅レベルや遅延時間がランダムに異なる
複雑な残響特性の初期反射音を形成するために利用され
る。
は、時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記憶
させた振幅データＳＰＤ（ｔ−ｉ）が読出されると共
に、現在時刻ｔにおける振幅データＳＰＤ（ｔ）がアド
レス情報ＡＤＲ（ｔ）で指定されるアドレスに記憶され
る。このようにしてディジタルメモリＤＭからｉ時間遅
れて読出された振幅データＳＰＤ（ｔ−ｉ）は、乗算器
Ｍにおいて振幅レベル制御用の係数Ｋが乗算されてレベ
ル制御される。そして、レベル制御された振幅データＫ
・ＳＰＤ（ｔ−ｉ）は図示しないＤＡ変換器によりアナ
ログ信号に変換される。このような動作は各サンプリン
グ時刻毎に行なわれる。この結果、入力楽音よりｉ時間
遅れた残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延時間情
報ＤＬＤを時分割で順次与えれば、同一サンプリング時
間内に遅延時間の異なる複数の残響音に関する情報を取
り出すことができる。従って、この発明の実施例では、
図５に示す遅延回路は、周囲の壁などの反射体への距離
の差によって振幅レベルや遅延時間がランダムに異なる
複雑な残響特性の初期反射音を形成するために利用され
る。
【００１３】図６は遅延回路の他の例を示すブロック図
であって、この例の遅延回路はアドレス情報発生回路Ａ
ＧのアドレスカウンタＡＣをプリセット型のダウンカウ
ンタで構成する。そしてアドレスカウンタＡＣに対して
所望の遅延時間ｉに対応する遅延時間情報ＤＬＤをプリ
セットしてこのプリセット値（ＤＬＤ）からダウンカウ
ント動作させることにより、該アドレスカウンタＡＣか
ら出力されるアドレス情報ＡＤＲ（ｔ），ＡＤＲ（ｔ＋
１），……ＡＤＲ（ｔ＋ｉ）の繰り返し周期が遅延時間
情報ＤＬＤにより指定される遅延時間と一致するように
し、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を記憶
させるべきアドレスからｉ時間前に記憶させた振幅デー
タＳＰＤ（ｔ−ｉ）を読出すようにしたものである。
であって、この例の遅延回路はアドレス情報発生回路Ａ
ＧのアドレスカウンタＡＣをプリセット型のダウンカウ
ンタで構成する。そしてアドレスカウンタＡＣに対して
所望の遅延時間ｉに対応する遅延時間情報ＤＬＤをプリ
セットしてこのプリセット値（ＤＬＤ）からダウンカウ
ント動作させることにより、該アドレスカウンタＡＣか
ら出力されるアドレス情報ＡＤＲ（ｔ），ＡＤＲ（ｔ＋
１），……ＡＤＲ（ｔ＋ｉ）の繰り返し周期が遅延時間
情報ＤＬＤにより指定される遅延時間と一致するように
し、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を記憶
させるべきアドレスからｉ時間前に記憶させた振幅デー
タＳＰＤ（ｔ−ｉ）を読出すようにしたものである。
【００１４】換言すれば、ディジタルメモリＤＭが図６
の如く１０語で構成される場合にはアドレス間隔の最大
値が「１０」となるため、最大で１０・Ｔ0時間遅れた
振幅データＳＰＤ（ｔ−１０）を読出すことが可能であ
るが、所望の遅延時間ｉを例えば６・Ｔ0とする場合、
アドレスカウンタＡＣの出力情報ＤＭ・ＡＤＲを５，
４，３，２，１，０，５，……０の繰り返しとし、ディ
ジタルメモリＤＭにおいて使用するアドレスの範囲を所
望の遅延時間ｉ（ｉ＝６・Ｔ0）に対応して縮小し、現
在時刻ｔにおいてサンプリングした振幅データＳＰＤ
（ｔ）を書込もうとするアドレスを、ちょうどｉ時間前
の振幅データＳＰＤ（ｔ−ｉ）を書込んだアドレスに一
致させ、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を
書込むべきアドレスからｉ時間前に書込んだ振幅データ
ＳＰＤ（ｔ−ｉ）を読出すようにしたものである。この
ために、この図６の遅延回路では、アドレスカウンタＡ
Ｃの出力情報ＤＭ・ＡＤＲが「０」から「９」に変化し
たことを検出し、この検出信号によりデイレイレングス
データメモリＤＤＭから出力されている時間情報ＤＬＤ
をアドレスカウンタＡＣにプリセットする最大値検出回
路ＭＸＤが設けられている。
の如く１０語で構成される場合にはアドレス間隔の最大
値が「１０」となるため、最大で１０・Ｔ0時間遅れた
振幅データＳＰＤ（ｔ−１０）を読出すことが可能であ
るが、所望の遅延時間ｉを例えば６・Ｔ0とする場合、
アドレスカウンタＡＣの出力情報ＤＭ・ＡＤＲを５，
４，３，２，１，０，５，……０の繰り返しとし、ディ
ジタルメモリＤＭにおいて使用するアドレスの範囲を所
望の遅延時間ｉ（ｉ＝６・Ｔ0）に対応して縮小し、現
在時刻ｔにおいてサンプリングした振幅データＳＰＤ
（ｔ）を書込もうとするアドレスを、ちょうどｉ時間前
の振幅データＳＰＤ（ｔ−ｉ）を書込んだアドレスに一
致させ、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を
書込むべきアドレスからｉ時間前に書込んだ振幅データ
ＳＰＤ（ｔ−ｉ）を読出すようにしたものである。この
ために、この図６の遅延回路では、アドレスカウンタＡ
Ｃの出力情報ＤＭ・ＡＤＲが「０」から「９」に変化し
たことを検出し、この検出信号によりデイレイレングス
データメモリＤＤＭから出力されている時間情報ＤＬＤ
をアドレスカウンタＡＣにプリセットする最大値検出回
路ＭＸＤが設けられている。
【００１５】一方、この図６の遅延回路は、現在時刻ｔ
においてサンプリングした振幅データＳＰＤ（ｔ）をそ
のままディジタルメモリＤＭに書込まず、ｉ時間前の振
幅データＳＰＤ（ｔ−ｉ）を所定割合いで帰還し、その
帰還値Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔにおいてサン
プリングした振幅データＳＰＤ（ｔ）との加算値を書込
むようにしたものである。このために、ディジタルメモ
リＤＭから読出されたｉ時間前の振幅データＳＰＤ（ｔ
−ｉ）に係数Ｋを乗算してディジタルメモリＤＭのデー
タ入力側に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔの振幅データＳＰＤ
（ｔ）とを加算し、その加算値「ＳＰＤ（ｔ）＋Ｋ・Ｓ
ＰＤ（ｔ−ｉ）」をディジタルメモリＤＭのデータ入力
に供給する加算器ＡＤとが設けられている。
においてサンプリングした振幅データＳＰＤ（ｔ）をそ
のままディジタルメモリＤＭに書込まず、ｉ時間前の振
幅データＳＰＤ（ｔ−ｉ）を所定割合いで帰還し、その
帰還値Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔにおいてサン
プリングした振幅データＳＰＤ（ｔ）との加算値を書込
むようにしたものである。このために、ディジタルメモ
リＤＭから読出されたｉ時間前の振幅データＳＰＤ（ｔ
−ｉ）に係数Ｋを乗算してディジタルメモリＤＭのデー
タ入力側に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔの振幅データＳＰＤ
（ｔ）とを加算し、その加算値「ＳＰＤ（ｔ）＋Ｋ・Ｓ
ＰＤ（ｔ−ｉ）」をディジタルメモリＤＭのデータ入力
に供給する加算器ＡＤとが設けられている。
【００１６】従って、このように構成された遅延回路に
おいては、所望の遅延時間ｉを６・Ｔ0とする場合、ア
ドレスカウンタＡＣには該カウンタＡＣの出力情報ＤＭ
・ＡＤＲが「０」から最大値（この例では「９」）に変
化した時点で、 ＤＬＤ＝６−１＝５ で表わされる遅延時間情報ＤＬＤがプリセットされる。
これによって、アドレスカウンタＡＣはサンプリング時
刻の進行に伴って（サンプリング周期Ｔ0毎に）５，
４，３，２，１，０，５，……０という具合に変化する
アドレス情報ＤＭ・ＡＤＲを繰り返し出力するようにな
る。そして、各サンプリング時刻においては、アドレス
情報ＤＭ・ＡＤＲで指定されるアドレスに記憶されてい
るｉ時間前の振幅データＳＰＤ（ｔ−ｉ）がまず読出さ
れ、続いてこの読出しアドレスと同一アドレスに対しｉ
時間前の振幅データＳＰＤ（ｔ−ｉ）と現在時刻ｔでサ
ンプリングした振幅データＳＰＤ（ｔ）とを所定割合い
で加算したデータ「ＳＰＤ（ｔ）＋Ｋ・ＳＰＤ（ｔ−
ｉ）」が書込まれる。
おいては、所望の遅延時間ｉを６・Ｔ0とする場合、ア
ドレスカウンタＡＣには該カウンタＡＣの出力情報ＤＭ
・ＡＤＲが「０」から最大値（この例では「９」）に変
化した時点で、 ＤＬＤ＝６−１＝５ で表わされる遅延時間情報ＤＬＤがプリセットされる。
これによって、アドレスカウンタＡＣはサンプリング時
刻の進行に伴って（サンプリング周期Ｔ0毎に）５，
４，３，２，１，０，５，……０という具合に変化する
アドレス情報ＤＭ・ＡＤＲを繰り返し出力するようにな
る。そして、各サンプリング時刻においては、アドレス
情報ＤＭ・ＡＤＲで指定されるアドレスに記憶されてい
るｉ時間前の振幅データＳＰＤ（ｔ−ｉ）がまず読出さ
れ、続いてこの読出しアドレスと同一アドレスに対しｉ
時間前の振幅データＳＰＤ（ｔ−ｉ）と現在時刻ｔでサ
ンプリングした振幅データＳＰＤ（ｔ）とを所定割合い
で加算したデータ「ＳＰＤ（ｔ）＋Ｋ・ＳＰＤ（ｔ−
ｉ）」が書込まれる。
【００１７】従って、このように構成した遅延回路で
は、現在のサンプリング時刻ｔにおける振幅データＳＰ
Ｄ（ｔ）の書込みアドレスとｉ時間前の振幅データＳＰ
Ｄ（ｔ−ｉ）の読出しアドレスとが同一で、かつｉ時間
前の振幅データＳＰＤ（ｔ−ｉ）が帰還されているた
め、振幅レベルや遅延時間が規則的に変化する残響音に
関するデータを取り出すことができる。従って、この発
明の実施例では、図６に示す遅延回路は初期反射音発生
後の規則的残響特性の残響音を発生するために用いられ
ている。なお、振幅データＳＰＤに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは元の振
幅データＳＰＤよりレベルが大きくなってしまうため、
実際にはこの残響音に関するデータは減衰器を通して残
響音の出力部に導かれる。この場合、係数Ｋを「−１＜
Ｋ＜０」とするようにすれば、減衰器を必要としない。
は、現在のサンプリング時刻ｔにおける振幅データＳＰ
Ｄ（ｔ）の書込みアドレスとｉ時間前の振幅データＳＰ
Ｄ（ｔ−ｉ）の読出しアドレスとが同一で、かつｉ時間
前の振幅データＳＰＤ（ｔ−ｉ）が帰還されているた
め、振幅レベルや遅延時間が規則的に変化する残響音に
関するデータを取り出すことができる。従って、この発
明の実施例では、図６に示す遅延回路は初期反射音発生
後の規則的残響特性の残響音を発生するために用いられ
ている。なお、振幅データＳＰＤに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは元の振
幅データＳＰＤよりレベルが大きくなってしまうため、
実際にはこの残響音に関するデータは減衰器を通して残
響音の出力部に導かれる。この場合、係数Ｋを「−１＜
Ｋ＜０」とするようにすれば、減衰器を必要としない。
【００１８】次に、図３及び図４に示す機能ブロック図
を用いて残響音の形成過程を説明する。 −−残響音の形成過程−− まず、図３の実施例における残響音の形成過程は、振幅
レベルおよび遅延時間がランダムに変化する初期反射音
を形成する過程と、この初期反射音に続く、振幅レベル
および遅延時間が規則的に変化する残響音を形成する過
程とに大別される。そして、ここではこれらの初期反射
音および残響音は互いに独立した遅延回路系列で形成す
るように構成されている。図３において、入力楽音信号
を所定周期Ｔ0でサンプリングした振幅データＳＰＤ
（ｔ）は第１の遅延回路系列である初期反射音形成部１
に供給される。
を用いて残響音の形成過程を説明する。 −−残響音の形成過程−− まず、図３の実施例における残響音の形成過程は、振幅
レベルおよび遅延時間がランダムに変化する初期反射音
を形成する過程と、この初期反射音に続く、振幅レベル
および遅延時間が規則的に変化する残響音を形成する過
程とに大別される。そして、ここではこれらの初期反射
音および残響音は互いに独立した遅延回路系列で形成す
るように構成されている。図３において、入力楽音信号
を所定周期Ｔ0でサンプリングした振幅データＳＰＤ
（ｔ）は第１の遅延回路系列である初期反射音形成部１
に供給される。
【００１９】初期反射音形成部１は、図５に示した遅延
回路を利用したもので、２０４８語の記憶アドレスを有
するメモリＤ０と、現在のサンプリング時刻ｔにおいて
上記メモリＤ０から読出した互いに遅延時間の異なるｉ
n時間（n＝１〜１０：この nは異なるｎ個のｉを区別す
るための添字であり、係数ではないことに注意された
い）前の１０種類の振幅データＳＰＤ（ｔ−ｉ1），Ｓ
ＰＤ（ｔ−ｉ2），……ＳＰＤ（ｔ−ｉ10）に対して任
意の振幅レベル制御用係数Ｋn（ｎ＝１〜１０）を乗算
する乗算器Ｍ１〜Ｍ１０と、これら乗算器Ｍ１〜Ｍ１０
の乗算値出力Ｋ1・ＳＰＤ（ｔ−ｉ1），Ｋ2・ＳＰＤ
（ｔ−ｉ2），……Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和
回路を利用したもので、２０４８語の記憶アドレスを有
するメモリＤ０と、現在のサンプリング時刻ｔにおいて
上記メモリＤ０から読出した互いに遅延時間の異なるｉ
n時間（n＝１〜１０：この nは異なるｎ個のｉを区別す
るための添字であり、係数ではないことに注意された
い）前の１０種類の振幅データＳＰＤ（ｔ−ｉ1），Ｓ
ＰＤ（ｔ−ｉ2），……ＳＰＤ（ｔ−ｉ10）に対して任
意の振幅レベル制御用係数Ｋn（ｎ＝１〜１０）を乗算
する乗算器Ｍ１〜Ｍ１０と、これら乗算器Ｍ１〜Ｍ１０
の乗算値出力Ｋ1・ＳＰＤ（ｔ−ｉ1），Ｋ2・ＳＰＤ
（ｔ−ｉ2），……Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和
【数１】 を求め、該総和を現在時刻ｔにおける初期反射音の瞬時
値ＥＣＨ（ｔ）として出力する加算器ＳＵＭとから構成
されている。
値ＥＣＨ（ｔ）として出力する加算器ＳＵＭとから構成
されている。
【００２０】なお、加算器ＳＵＭは、上記数１に示され
た総和を次のサンプリング時刻（ｔ＋１）まで一時記憶
するレジスタＲ０を内蔵している。このような構成の初
期反射音形成部１において、現在時刻ｔでサンプリング
された入力楽音の振幅データＳＰＤ（ｔ）は、メモリＤ
０の２０４８語の記憶アドレスのうち現在時刻ｔに対応
したアドレスに書込まれる。次に、加算器ＳＵＭ内のレ
ジスタＲ０には前回のサンプリング時刻（ｔ−１）にお
ける総和
た総和を次のサンプリング時刻（ｔ＋１）まで一時記憶
するレジスタＲ０を内蔵している。このような構成の初
期反射音形成部１において、現在時刻ｔでサンプリング
された入力楽音の振幅データＳＰＤ（ｔ）は、メモリＤ
０の２０４８語の記憶アドレスのうち現在時刻ｔに対応
したアドレスに書込まれる。次に、加算器ＳＵＭ内のレ
ジスタＲ０には前回のサンプリング時刻（ｔ−１）にお
ける総和
【数２】 が記憶されているため、このレジスタＲ０の内容がリセ
ットされる。次に、ｉn時間前の１０種類の振幅データ
ＳＰＤ（ｔ−ｉ1）〜ＳＰＤ（ｔ−ｉ10）のうち、遅延
時間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）をメモリＤ０か
ら読出すため、遅延時間ｉ1に対応するメモリＤ０のア
ドレスが指定され、該アドレスからｉ1時間前にサンプ
リングした振幅データＳＰＤ（ｔ−ｉ1）が読出され
る。この場合、ｉ1時間前の振幅データＳＰＤ（ｔ−ｉ
1）を読出すためのアドレスは前述した（1-1）式によっ
て求められる。
ットされる。次に、ｉn時間前の１０種類の振幅データ
ＳＰＤ（ｔ−ｉ1）〜ＳＰＤ（ｔ−ｉ10）のうち、遅延
時間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）をメモリＤ０か
ら読出すため、遅延時間ｉ1に対応するメモリＤ０のア
ドレスが指定され、該アドレスからｉ1時間前にサンプ
リングした振幅データＳＰＤ（ｔ−ｉ1）が読出され
る。この場合、ｉ1時間前の振幅データＳＰＤ（ｔ−ｉ
1）を読出すためのアドレスは前述した（1-1）式によっ
て求められる。
【００２１】このようにして読出された遅延時間ｉ1の
振幅データＳＰＤ（ｔ−ｉ1）は、乗算器Ｍ１に入力さ
れ、この乗算器Ｍ１において遅延時間ｉ1の第１反射音
ＥＣＨ1に対応する振幅レベル制御用の係数Ｋ1と乗算さ
れる。そして、その乗算値Ｋ1・ＳＰＤ（ｔ−ｉ1）は加
算器ＳＵＭに入力され、レジスタＲ０の現在値と加算さ
れ、その加算値はレジスタＲ０に再び記憶される。この
場合、レジスタＲ０の内容は、現在時刻ｔの振幅データ
ＳＰＤ（ｔ）の書込みの直後にリセットされているた
め、この時レジスタＲ０に書込まれる内容はデータＫ1
・ＳＰＤ（ｔ−ｉ1）となる。このようにして、遅延時
間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）の読出し処理およ
びレベル制御処理が終了すると、すなわち第１反射音Ｅ
ＣＨ1に関する処理が終了すると、次に遅延時間ｉ2の第
２反射音ＥＣＨ2に関する振幅データＳＰＤ（ｔ−ｉ2）
の読出し処理およびレベル制御処理が第１反射音ＥＣＨ
1の形成処理と同様にして行なわれる。この結果、加算
器ＳＵＭ内のレジスタＲ０には、第１反射音ＥＣＨ1に
関するデータＫ1・ＳＰＤ（ｔ−ｉ1）と第２反射音ＥＣ
Ｈ2に関するデータＫ2・ＳＰＤ（ｔ−ｉ2）との加算値
「Ｋ1・ＳＰＤ（ｔ−ｉ1）＋Ｋ2・ＳＰＤ（ｔ−ｉ2）」
が記憶される。
振幅データＳＰＤ（ｔ−ｉ1）は、乗算器Ｍ１に入力さ
れ、この乗算器Ｍ１において遅延時間ｉ1の第１反射音
ＥＣＨ1に対応する振幅レベル制御用の係数Ｋ1と乗算さ
れる。そして、その乗算値Ｋ1・ＳＰＤ（ｔ−ｉ1）は加
算器ＳＵＭに入力され、レジスタＲ０の現在値と加算さ
れ、その加算値はレジスタＲ０に再び記憶される。この
場合、レジスタＲ０の内容は、現在時刻ｔの振幅データ
ＳＰＤ（ｔ）の書込みの直後にリセットされているた
め、この時レジスタＲ０に書込まれる内容はデータＫ1
・ＳＰＤ（ｔ−ｉ1）となる。このようにして、遅延時
間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）の読出し処理およ
びレベル制御処理が終了すると、すなわち第１反射音Ｅ
ＣＨ1に関する処理が終了すると、次に遅延時間ｉ2の第
２反射音ＥＣＨ2に関する振幅データＳＰＤ（ｔ−ｉ2）
の読出し処理およびレベル制御処理が第１反射音ＥＣＨ
1の形成処理と同様にして行なわれる。この結果、加算
器ＳＵＭ内のレジスタＲ０には、第１反射音ＥＣＨ1に
関するデータＫ1・ＳＰＤ（ｔ−ｉ1）と第２反射音ＥＣ
Ｈ2に関するデータＫ2・ＳＰＤ（ｔ−ｉ2）との加算値
「Ｋ1・ＳＰＤ（ｔ−ｉ1）＋Ｋ2・ＳＰＤ（ｔ−ｉ2）」
が記憶される。
【００２２】このような処理は第３反射音ＥＣＨ3〜第
１０反射音ＥＣＨ10についても同様に行なわれる。この
結果、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10に関する振幅データＫ1・ＳＰＤ（ｔ−ｉ
1）〜Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和
１０反射音ＥＣＨ10についても同様に行なわれる。この
結果、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10に関する振幅データＫ1・ＳＰＤ（ｔ−ｉ
1）〜Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和
【数１】が記憶される。そして、この数１に示す総和は
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10からなる初
期反射音の瞬時値ＥＣＨ（ｔ）としてスイッチ回路ＳＷ
を介して出力される。スイッチ回路ＳＷは、次の表１に
示すように、１サンプリング周期Ｔ0内の初期反射音の
形成処理時間ＴaにおいてはレジスタＲ０出力を選択出
力し、初期反射音の形成処理後の時間Ｔbにおいては第
２の遅延回路系列の出力を選択出力するものである。
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10からなる初
期反射音の瞬時値ＥＣＨ（ｔ）としてスイッチ回路ＳＷ
を介して出力される。スイッチ回路ＳＷは、次の表１に
示すように、１サンプリング周期Ｔ0内の初期反射音の
形成処理時間ＴaにおいてはレジスタＲ０出力を選択出
力し、初期反射音の形成処理後の時間Ｔbにおいては第
２の遅延回路系列の出力を選択出力するものである。
【００２３】
【００２４】このスイッチ回路ＳＷによって選択出力さ
れる情報ＥＣＨ（ｔ）は、図示しないＤＡ変換器におい
てアナログ信号に変換された後スピーカに加えられ、入
力楽音に対する初期反射音として発音される。従って、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の遅延時間
ｉnおよび振幅レベル制御用の係数Ｋnをそれぞれ異なら
せることにより、図８に示すように振幅レベルおよび遅
延時間がランダムに変化する初期反射音を得ることがで
きる。ここで、入力楽音のサンプリング周期Ｔ0を０．
０４ｍｓ（２５ｋＨz）とした場合、現在時刻ｔの振幅
データＳＰＤ（ｔ）の書込みアドレスＡＤＲ（ｔ）より
例えば１６２６語離れたアドレスに記憶されている振幅
データＳＰＤ（ｔ−１６２６）を読出した場合、その遅
延時間ｉは ｉ＝１６２６×０．０４≒６５ｍｓ となり、入力楽音より約６５ｍｓ遅れた初期反射音ＥＣ
Ｈnを発生させることができる。
れる情報ＥＣＨ（ｔ）は、図示しないＤＡ変換器におい
てアナログ信号に変換された後スピーカに加えられ、入
力楽音に対する初期反射音として発音される。従って、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の遅延時間
ｉnおよび振幅レベル制御用の係数Ｋnをそれぞれ異なら
せることにより、図８に示すように振幅レベルおよび遅
延時間がランダムに変化する初期反射音を得ることがで
きる。ここで、入力楽音のサンプリング周期Ｔ0を０．
０４ｍｓ（２５ｋＨz）とした場合、現在時刻ｔの振幅
データＳＰＤ（ｔ）の書込みアドレスＡＤＲ（ｔ）より
例えば１６２６語離れたアドレスに記憶されている振幅
データＳＰＤ（ｔ−１６２６）を読出した場合、その遅
延時間ｉは ｉ＝１６２６×０．０４≒６５ｍｓ となり、入力楽音より約６５ｍｓ遅れた初期反射音ＥＣ
Ｈnを発生させることができる。
【００２５】一方、入力楽音を所定周期Ｔ0でサンプリ
ングした振幅データＳＰＤ（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給され
る。この第２の遅延回路系列は、振幅データＳＰＤ
（ｔ）をｊ時間遅らせてバンドパスフィルタＢＰＦに供
給する遅延用のメモリＤ１０と、このメモリＤ１０から
供給される遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）の
所定周波数帯域成分のみを通過させるローパスフィルタ
ＬＰＦおよびハイパスフィルタＨＰＦとから成るディジ
タル型のバンドパスフィルタＢＰＦと、該バンドパスフ
ィルタＢＰＦを通過した振幅データＳＰＤ（ｔ−ｊ）に
基づき遅延時間間隔の粗い残響音データＲＶＤ1を形成
する櫛型フィルタ構成の第１残響音形成部２と、前記残
響音データＲＶＤ1に基づき遅延時間間隔が密な残響音
データＲＶＤ2を形成するオールパスフィルタ構成の第
２残響音形成部３とから構成されている。各残響音形成
部２，３の詳細は図４に示されている。
ングした振幅データＳＰＤ（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給され
る。この第２の遅延回路系列は、振幅データＳＰＤ
（ｔ）をｊ時間遅らせてバンドパスフィルタＢＰＦに供
給する遅延用のメモリＤ１０と、このメモリＤ１０から
供給される遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）の
所定周波数帯域成分のみを通過させるローパスフィルタ
ＬＰＦおよびハイパスフィルタＨＰＦとから成るディジ
タル型のバンドパスフィルタＢＰＦと、該バンドパスフ
ィルタＢＰＦを通過した振幅データＳＰＤ（ｔ−ｊ）に
基づき遅延時間間隔の粗い残響音データＲＶＤ1を形成
する櫛型フィルタ構成の第１残響音形成部２と、前記残
響音データＲＶＤ1に基づき遅延時間間隔が密な残響音
データＲＶＤ2を形成するオールパスフィルタ構成の第
２残響音形成部３とから構成されている。各残響音形成
部２，３の詳細は図４に示されている。
【００２６】このような構成において、現在時刻ｔでサ
ンプリングした振幅データＳＰＤ（ｔ）は、メモリＤ１
０における２０４８語の記憶アドレスのうち現在時刻ｔ
に対応したアドレスＡＤＲ（ｔ）に書込まれる。次に、
メモリＤ１０に記憶した振幅データＳＰＤ（ｔ）のう
ち、ｊ時間前のデータＳＰＤ（ｔ−ｊ）を読出すため、
遅延時間ｊに対応するメモリＤ１０のアドレスが指定さ
れ、該アドレスからｊ時間前にサンプリングした振幅デ
ータＳＰＤ（ｔ−ｊ）が読出される。この場合、ｊ時間
前の振幅データＳＰＤ（ｔ−ｊ）を読出すためのアドレ
スは、初期反射音の形成の場合と同様に、前述した（1-
1）式によって求められる。遅延時間ｊは、メモリＤ１
０のアドレスの大きさに応じた値から０まで任意に設定
でき、かつ初期反射音の設定とも全く無関係に設定でき
るが、一般的な残響とする場合、第１０反射音ＥＣＨ10
に関する遅延時間ｉ10よりやや大きく（ｊ＞ｉ10）設定
されている。
ンプリングした振幅データＳＰＤ（ｔ）は、メモリＤ１
０における２０４８語の記憶アドレスのうち現在時刻ｔ
に対応したアドレスＡＤＲ（ｔ）に書込まれる。次に、
メモリＤ１０に記憶した振幅データＳＰＤ（ｔ）のう
ち、ｊ時間前のデータＳＰＤ（ｔ−ｊ）を読出すため、
遅延時間ｊに対応するメモリＤ１０のアドレスが指定さ
れ、該アドレスからｊ時間前にサンプリングした振幅デ
ータＳＰＤ（ｔ−ｊ）が読出される。この場合、ｊ時間
前の振幅データＳＰＤ（ｔ−ｊ）を読出すためのアドレ
スは、初期反射音の形成の場合と同様に、前述した（1-
1）式によって求められる。遅延時間ｊは、メモリＤ１
０のアドレスの大きさに応じた値から０まで任意に設定
でき、かつ初期反射音の設定とも全く無関係に設定でき
るが、一般的な残響とする場合、第１０反射音ＥＣＨ10
に関する遅延時間ｉ10よりやや大きく（ｊ＞ｉ10）設定
されている。
【００２７】このようにしてメモリＤ１０から読出され
た遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）はローパス
フィルタＬＰＦの乗算器Ｍ１１に入力され、ここにおい
て所定の係数Ｋ11と乗算される。そして、その乗算値Ｋ
11・ＳＰＤ（ｔ−ｊ）はレジスタＲ１に一時記憶され
る。次に、１語の記憶アドレスを有するメモリＳＤ０か
ら１サンプリング時間（１・Ｔ0）前に書込まれた振幅
データＳＰＤ（ｔ−ｊ−１）が読出され、このデータＳ
ＰＤ（ｔ−ｊ−１）に所定の係数Ｋ12が乗算器Ｍ１２に
おいて乗算される。つぎに、乗算器Ｍ１２の乗算値出力
Ｋ12・ＳＰＤ（ｔ−ｊ−１）とレジスタＲ１に一時記憶
されているｊ時間前の振幅データＫ11・ＳＰＤ（ｔ−
ｊ）とが加算され、その加算値「Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」は再びレジスタＲ１
に一時記憶されると共に、レジスタＲ２にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間（１・
Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−ｊ−１）
がメモリＳＤ０から再び読出され、このデータＳＰＤ
（ｔ−ｊ−１）に所定の係数Ｋ13が乗算器Ｍ１３におい
て乗算される。そして、この乗算値Ｋ13・ＳＰＤ（ｔ−
ｊ−１）はレジスタＲ２に一時記憶されている値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」 と加算され、その加算値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）＋Ｋ13・ＳＰＤ（ｔ−ｊ−１）」 はレジスタＲ２に再び一時記憶される。次に、レジスタ
Ｒ１に一時記憶されている値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」 を次のサンプリング周期（ｔ＋１）で使用するため、こ
の値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ
−ｊ）」がメモリＳＤ０に書込まれる。
た遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）はローパス
フィルタＬＰＦの乗算器Ｍ１１に入力され、ここにおい
て所定の係数Ｋ11と乗算される。そして、その乗算値Ｋ
11・ＳＰＤ（ｔ−ｊ）はレジスタＲ１に一時記憶され
る。次に、１語の記憶アドレスを有するメモリＳＤ０か
ら１サンプリング時間（１・Ｔ0）前に書込まれた振幅
データＳＰＤ（ｔ−ｊ−１）が読出され、このデータＳ
ＰＤ（ｔ−ｊ−１）に所定の係数Ｋ12が乗算器Ｍ１２に
おいて乗算される。つぎに、乗算器Ｍ１２の乗算値出力
Ｋ12・ＳＰＤ（ｔ−ｊ−１）とレジスタＲ１に一時記憶
されているｊ時間前の振幅データＫ11・ＳＰＤ（ｔ−
ｊ）とが加算され、その加算値「Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」は再びレジスタＲ１
に一時記憶されると共に、レジスタＲ２にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間（１・
Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−ｊ−１）
がメモリＳＤ０から再び読出され、このデータＳＰＤ
（ｔ−ｊ−１）に所定の係数Ｋ13が乗算器Ｍ１３におい
て乗算される。そして、この乗算値Ｋ13・ＳＰＤ（ｔ−
ｊ−１）はレジスタＲ２に一時記憶されている値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」 と加算され、その加算値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）＋Ｋ13・ＳＰＤ（ｔ−ｊ−１）」 はレジスタＲ２に再び一時記憶される。次に、レジスタ
Ｒ１に一時記憶されている値 「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」 を次のサンプリング周期（ｔ＋１）で使用するため、こ
の値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ
−ｊ）」がメモリＳＤ０に書込まれる。
【００２８】このような動作が各サンプリング周期Ｔ0
毎に行なわれることにより、ローパスフィルタＬＰＦの
レジスタＲ２からは所定帯域の高周波成分を除去したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）が出力され、この
振幅データＳＰＤ（ｔ−ｊ）はハイパスフィルタＨＰＦ
に送られる。すると、ハイパスフィルタＨＰＦでは、ロ
ーパスフィルタの場合と同様にしてｊ時間前の振幅デー
タＳＰＤ（ｔ−ｊ）から所定帯域の低周波成分の除去が
行なわれる。
毎に行なわれることにより、ローパスフィルタＬＰＦの
レジスタＲ２からは所定帯域の高周波成分を除去したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）が出力され、この
振幅データＳＰＤ（ｔ−ｊ）はハイパスフィルタＨＰＦ
に送られる。すると、ハイパスフィルタＨＰＦでは、ロ
ーパスフィルタの場合と同様にしてｊ時間前の振幅デー
タＳＰＤ（ｔ−ｊ）から所定帯域の低周波成分の除去が
行なわれる。
【００２９】すなわち、ローパスフィルタＬＰＦのレジ
スタＲ２の出力データＳＰＤ（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係数Ｋ14
と乗算される。そして、その乗算値Ｋ14・ＳＰＤ（ｔ−
ｊ）はレジスタＲ３に一時記憶される。次に、１語の記
憶アドレスを有するメモリＳＤ１から１サンプリング時
間（１・Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−
ｊ−１）が読出され、このデータＳＰＤ（ｔ−ｊ−１）
に所定の係数Ｋ15が乗算器Ｍ１５において乗算される。
次に、乗算器Ｍ１５から得られた乗算値Ｋ15・ＳＰＤ
（ｔ−ｊ−１）はレジスタＲ３に一時記憶されているｊ
時間前の振幅データＫ14・ＳＰＤ（ｔ−ｊ）と加算さ
れ、その加算値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ15・ＳＰ
Ｄ（ｔ−ｊ−１）」はレジスタＲ３に一時記憶されると
共に、レジスタＲ４にも一時記憶される。次に、現在時
刻ｔより１サンプリング時間（１・Ｔ0）前に書込まれ
たデータＳＰＤ（ｔ−ｊ−１）がメモリＳＤ１から再び
読出され、この読出しデータＳＰＤ（ｔ−ｊ−１）に所
定の係数Ｋ16が乗算器Ｍ１６において乗算される。そし
て、この乗算値Ｋ16・ＳＰＤ（ｔ−ｊ−１）はレジスタ
Ｒ４に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」と加算され、その加算
値 Ｋ16・ＳＰＤ（ｔ−ｊ−１）＋Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジスタＲ３
に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ
15・ＳＰＤ（ｔ−ｊ−１）」を次のサンプリング周期
（ｔ＋１）で使用するため、この値「Ｋ14・ＳＰＤ（ｔ
−ｊ）＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」がメモリＳＤ１
に書込まれる。
スタＲ２の出力データＳＰＤ（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係数Ｋ14
と乗算される。そして、その乗算値Ｋ14・ＳＰＤ（ｔ−
ｊ）はレジスタＲ３に一時記憶される。次に、１語の記
憶アドレスを有するメモリＳＤ１から１サンプリング時
間（１・Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−
ｊ−１）が読出され、このデータＳＰＤ（ｔ−ｊ−１）
に所定の係数Ｋ15が乗算器Ｍ１５において乗算される。
次に、乗算器Ｍ１５から得られた乗算値Ｋ15・ＳＰＤ
（ｔ−ｊ−１）はレジスタＲ３に一時記憶されているｊ
時間前の振幅データＫ14・ＳＰＤ（ｔ−ｊ）と加算さ
れ、その加算値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ15・ＳＰ
Ｄ（ｔ−ｊ−１）」はレジスタＲ３に一時記憶されると
共に、レジスタＲ４にも一時記憶される。次に、現在時
刻ｔより１サンプリング時間（１・Ｔ0）前に書込まれ
たデータＳＰＤ（ｔ−ｊ−１）がメモリＳＤ１から再び
読出され、この読出しデータＳＰＤ（ｔ−ｊ−１）に所
定の係数Ｋ16が乗算器Ｍ１６において乗算される。そし
て、この乗算値Ｋ16・ＳＰＤ（ｔ−ｊ−１）はレジスタ
Ｒ４に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」と加算され、その加算
値 Ｋ16・ＳＰＤ（ｔ−ｊ−１）＋Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジスタＲ３
に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ
15・ＳＰＤ（ｔ−ｊ−１）」を次のサンプリング周期
（ｔ＋１）で使用するため、この値「Ｋ14・ＳＰＤ（ｔ
−ｊ）＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」がメモリＳＤ１
に書込まれる。
【００３０】このような動作がサンプリング周期Ｔ0毎
に行なわれることにより、ハイパスフィルタＨＰＦのレ
ジスタＲ４からは所定帯域の低周波成分を除去したｊ時
間前の振幅データＳＰＤ（ｔ−ｊ）が出力される。な
お、ローパスフィルタＬＰＦのレジスタＲ１は、該レジ
スタの内容をメモリＳＤ０に書込んだ後は次のサンプリ
ング周期まで使用しないので、ハイパスフィルタＨＰＦ
のレジスタＲ３と共用することができる。このようにし
て、所定帯域の低周波成分および高周波成分の除去され
たｊ時間前の振幅データＳＰＤ（ｔ−ｊ）は第１残響音
形成部２に入力される。図４に詳細を示した第１残響音
形成部２では、遅延時間の異なる櫛型フィルタ構成の遅
延回路２Ａ，２Ｂ，２Ｃが３回路並列に設けられてい
る。３個の遅延回路２Ａ，２Ｂ，２Ｃを並列に設けてい
るのは、櫛型フィルタ構成の遅延回路の周波数特性が単
独の場合には図９の記号Ａ，Ｂ，Ｃで示す如く波状とな
ってしまうのでこれを平坦化するためである。すなわ
ち、遅延時間の異なる３個の遅延回路２Ａ，２Ｂ，２Ｃ
を並列に設けることにより、全体としての周波数特性を
図９の記号Ｄで示すように平坦化することができる。こ
の場合、平坦化の度合いは遅延回路の並列接続数を増加
するほど良くなる。
に行なわれることにより、ハイパスフィルタＨＰＦのレ
ジスタＲ４からは所定帯域の低周波成分を除去したｊ時
間前の振幅データＳＰＤ（ｔ−ｊ）が出力される。な
お、ローパスフィルタＬＰＦのレジスタＲ１は、該レジ
スタの内容をメモリＳＤ０に書込んだ後は次のサンプリ
ング周期まで使用しないので、ハイパスフィルタＨＰＦ
のレジスタＲ３と共用することができる。このようにし
て、所定帯域の低周波成分および高周波成分の除去され
たｊ時間前の振幅データＳＰＤ（ｔ−ｊ）は第１残響音
形成部２に入力される。図４に詳細を示した第１残響音
形成部２では、遅延時間の異なる櫛型フィルタ構成の遅
延回路２Ａ，２Ｂ，２Ｃが３回路並列に設けられてい
る。３個の遅延回路２Ａ，２Ｂ，２Ｃを並列に設けてい
るのは、櫛型フィルタ構成の遅延回路の周波数特性が単
独の場合には図９の記号Ａ，Ｂ，Ｃで示す如く波状とな
ってしまうのでこれを平坦化するためである。すなわ
ち、遅延時間の異なる３個の遅延回路２Ａ，２Ｂ，２Ｃ
を並列に設けることにより、全体としての周波数特性を
図９の記号Ｄで示すように平坦化することができる。こ
の場合、平坦化の度合いは遅延回路の並列接続数を増加
するほど良くなる。
【００３１】この実施例では、遅延回路２Ａの遅延時間
が最も長く、次に遅延回路２Ｂの遅延時間が長く、遅延
回路２Ｃの遅延時間が最も短く設定されている。そし
て、各遅延回路２Ａ，２Ｂ，２Ｃは遅延時間の設定が異
なるのみで、その構成は全て同一である。従って、図に
おいては、回路２Ｂおよび２Ｃについては乗算器，レジ
スタ，メモリの番号を示すのみで、遅延回路２Ａのみを
詳細に図示している。このような構成の第１残響音形成
部２において、バンドパスフィルタＢＰＦを通過したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数Ｋ17が乗算され
る。そして、その乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）は乗算
器Ｍ１７内のレジスタＲ５に一時記憶される。次に、２
０４８語の記憶アドレスを有するメモリＤ１にｘ1時間
前に書込まれた振幅データＳＰＤ（ｔ−ｘ1）を読出す
ため、遅延時間ｘ1に対応するメモリＤ１のアドレスが
指定される。これによって、メモリＤ１からｘ1時間前
の振幅データＳＰＤ（ｔ−ｘ1）が読出される。そし
て、この振幅データＳＰＤ（ｔ−ｘ1）は加算器ＳＵＭ
に供給され、この加算器ＳＵＭにおいて他のメモリＤ
２，Ｄ３の出力データおよび遅延回路２Ｂ，２Ｃのメモ
リＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算され、該
加算器ＳＵＭ内のレジスタＲ１１に一時記憶される。こ
の場合、メモリＤ１〜Ｄ９の読出し動作はメモリＤ１か
らＤ９まで順に時分割で行なわれるようになっており、
メモリＤ１の読出し動作時には他のメモリＤ２〜Ｄ９か
らはデ−タが出力されていない。このため、加算器ＳＵ
Ｍ内のレジスタＲ１１への書込み内容は、メモリＤ１か
ら読出されたデータＳＰＤ（ｔ−ｘ1）となる。
が最も長く、次に遅延回路２Ｂの遅延時間が長く、遅延
回路２Ｃの遅延時間が最も短く設定されている。そし
て、各遅延回路２Ａ，２Ｂ，２Ｃは遅延時間の設定が異
なるのみで、その構成は全て同一である。従って、図に
おいては、回路２Ｂおよび２Ｃについては乗算器，レジ
スタ，メモリの番号を示すのみで、遅延回路２Ａのみを
詳細に図示している。このような構成の第１残響音形成
部２において、バンドパスフィルタＢＰＦを通過したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数Ｋ17が乗算され
る。そして、その乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）は乗算
器Ｍ１７内のレジスタＲ５に一時記憶される。次に、２
０４８語の記憶アドレスを有するメモリＤ１にｘ1時間
前に書込まれた振幅データＳＰＤ（ｔ−ｘ1）を読出す
ため、遅延時間ｘ1に対応するメモリＤ１のアドレスが
指定される。これによって、メモリＤ１からｘ1時間前
の振幅データＳＰＤ（ｔ−ｘ1）が読出される。そし
て、この振幅データＳＰＤ（ｔ−ｘ1）は加算器ＳＵＭ
に供給され、この加算器ＳＵＭにおいて他のメモリＤ
２，Ｄ３の出力データおよび遅延回路２Ｂ，２Ｃのメモ
リＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算され、該
加算器ＳＵＭ内のレジスタＲ１１に一時記憶される。こ
の場合、メモリＤ１〜Ｄ９の読出し動作はメモリＤ１か
らＤ９まで順に時分割で行なわれるようになっており、
メモリＤ１の読出し動作時には他のメモリＤ２〜Ｄ９か
らはデ−タが出力されていない。このため、加算器ＳＵ
Ｍ内のレジスタＲ１１への書込み内容は、メモリＤ１か
ら読出されたデータＳＰＤ（ｔ−ｘ1）となる。
【００３２】一方、メモリＤ１から読出された振幅デー
タＳＰＤ（ｔ−ｘ1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数Ｋ18が乗算された後メモリＤ１の入力側
に帰還される。そして、この乗算値Ｋ18・ＳＰＤ（ｔ−
ｘ1）は現在時刻ｔにおいてレジスタＲ５に一時記憶さ
せたデータＫ17・ＳＰＤ（ｔ−ｊ）と加算され、その加
算値 Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ18・ＳＰＤ（ｔ−ｘ1) はレジスタＲ６に一時記憶される。次に、レジスタＲ６
に記憶された振幅データ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ
18・ＳＰＤ（ｔ−ｘ1）」は、ｘ1時間前の振幅データＳ
ＰＤ（ｔ−ｘ1）が記憶されていたアドレスと同一アド
レスに書込まれる。この後、レジスタＲ６の内容はリセ
ットされる。レジスタＲ６の内容をリセットするのは、
このレジスタＲ６を次の段階でメモリＤ２の系統の処理
に兼用しているためである。
タＳＰＤ（ｔ−ｘ1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数Ｋ18が乗算された後メモリＤ１の入力側
に帰還される。そして、この乗算値Ｋ18・ＳＰＤ（ｔ−
ｘ1）は現在時刻ｔにおいてレジスタＲ５に一時記憶さ
せたデータＫ17・ＳＰＤ（ｔ−ｊ）と加算され、その加
算値 Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ18・ＳＰＤ（ｔ−ｘ1) はレジスタＲ６に一時記憶される。次に、レジスタＲ６
に記憶された振幅データ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ
18・ＳＰＤ（ｔ−ｘ1）」は、ｘ1時間前の振幅データＳ
ＰＤ（ｔ−ｘ1）が記憶されていたアドレスと同一アド
レスに書込まれる。この後、レジスタＲ６の内容はリセ
ットされる。レジスタＲ６の内容をリセットするのは、
このレジスタＲ６を次の段階でメモリＤ２の系統の処理
に兼用しているためである。
【００３３】このようにしてメモリＤ１の系統の処理が
終了すると、次にメモリＤ２の系統の処理が同様にして
行なわれる。すなわち、２０４８語のアドレスを有する
メモリＤ２にｘ2時間前に書込まれた振幅データＳＰＤ
（ｔ−ｘ2）を読出すため、遅延時間ｘ2に対応するメモ
リＤ２のアドレスが指定される。これによって、メモリ
Ｄ２からｘ2時間前にサンプリングした振幅データＳＰ
Ｄ（ｔ−ｘ2）が読出される。そして、この振幅データ
ＳＰＤ（ｔ−ｘ2）は加算器ＳＵＭにおいてレジスタＲ
１１の内容（メモリＤ１から読出された内容）ＳＰＤ
（ｔ−ｘ1）と加算され、その加算値「ＳＰＤ（ｔ−ｘ
1）＋ＳＰＤ（ｔ−ｘ2）」はレジスタＲ１１に一時記憶
される。一方、メモリＤ２から読出された振幅データＳ
ＰＤ（ｔ−ｘ2）は乗算器Ｍ１９において振幅レベル制
御用の係数Ｋ19が乗算された後、メモリＤ２の入力側に
帰還される。そして、その乗算値Ｋ19・ＳＰＤ（ｔ−ｘ
2）はレジスタＲ５に一時記憶されている値Ｋ17・ＳＰ
Ｄ（ｔ−ｊ）と加算され、その加算値「Ｋ17・ＳＰＤ
（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ2）」はレジスタＲ
６に一時記憶される。このレジスタＲ６に記憶されたデ
ータ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ
2）」は、ｘ2時間前のデータＳＰＤ（ｔ−ｘ2）が記憶
されていたアドレスと同一アドレスに記憶される。この
後、レジスタＲ６の内容はリセットされる。
終了すると、次にメモリＤ２の系統の処理が同様にして
行なわれる。すなわち、２０４８語のアドレスを有する
メモリＤ２にｘ2時間前に書込まれた振幅データＳＰＤ
（ｔ−ｘ2）を読出すため、遅延時間ｘ2に対応するメモ
リＤ２のアドレスが指定される。これによって、メモリ
Ｄ２からｘ2時間前にサンプリングした振幅データＳＰ
Ｄ（ｔ−ｘ2）が読出される。そして、この振幅データ
ＳＰＤ（ｔ−ｘ2）は加算器ＳＵＭにおいてレジスタＲ
１１の内容（メモリＤ１から読出された内容）ＳＰＤ
（ｔ−ｘ1）と加算され、その加算値「ＳＰＤ（ｔ−ｘ
1）＋ＳＰＤ（ｔ−ｘ2）」はレジスタＲ１１に一時記憶
される。一方、メモリＤ２から読出された振幅データＳ
ＰＤ（ｔ−ｘ2）は乗算器Ｍ１９において振幅レベル制
御用の係数Ｋ19が乗算された後、メモリＤ２の入力側に
帰還される。そして、その乗算値Ｋ19・ＳＰＤ（ｔ−ｘ
2）はレジスタＲ５に一時記憶されている値Ｋ17・ＳＰ
Ｄ（ｔ−ｊ）と加算され、その加算値「Ｋ17・ＳＰＤ
（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ2）」はレジスタＲ
６に一時記憶される。このレジスタＲ６に記憶されたデ
ータ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ
2）」は、ｘ2時間前のデータＳＰＤ（ｔ−ｘ2）が記憶
されていたアドレスと同一アドレスに記憶される。この
後、レジスタＲ６の内容はリセットされる。
【００３４】次に、メモリＤ３の系統の処理がメモリＤ
２の系統の処理と同様にして行なわれる。従って、メモ
リＤ１〜Ｄ３の系統の処理を終了した段階では、メモリ
Ｄ３の系統の遅延時間をｘ3とすると、レジスタＲ１１
に記憶される内容は、 ＳＰＤ（ｔ−ｘ1）＋ＳＰＤ（ｔ−ｘ2）＋ＳＰＤ（ｔ−
ｘ3） となり、またメモリＤ３に記憶される内容は Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ20・ＳＰＤ（ｔ−ｘ3） となる。このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。
２の系統の処理と同様にして行なわれる。従って、メモ
リＤ１〜Ｄ３の系統の処理を終了した段階では、メモリ
Ｄ３の系統の遅延時間をｘ3とすると、レジスタＲ１１
に記憶される内容は、 ＳＰＤ（ｔ−ｘ1）＋ＳＰＤ（ｔ−ｘ2）＋ＳＰＤ（ｔ−
ｘ3） となり、またメモリＤ３に記憶される内容は Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ20・ＳＰＤ（ｔ−ｘ3） となる。このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。
【００３５】従って、遅延回路２ＢにおけるメモリＤ
４，Ｄ５，Ｄ６の各系統の遅延時間をそれぞれｘ4，ｘ
5，ｘ6とし、また遅延回路２ＣにおけるメモリＤ７，Ｄ
８，Ｄ９の各系統の遅延時間をそれぞれｘ7，ｘ8，ｘ9
とすると、遅延回路２Ａ〜２Ｃの全ての処理を終了した
段階におけるレジスタＲ１１の内容は、
４，Ｄ５，Ｄ６の各系統の遅延時間をそれぞれｘ4，ｘ
5，ｘ6とし、また遅延回路２ＣにおけるメモリＤ７，Ｄ
８，Ｄ９の各系統の遅延時間をそれぞれｘ7，ｘ8，ｘ9
とすると、遅延回路２Ａ〜２Ｃの全ての処理を終了した
段階におけるレジスタＲ１１の内容は、
【数３】 となる。この結果、初期反射音に続き、図１０に示すよ
うに遅延時間間隔が粗く、そして振幅レベルおよび遅延
時間が規則的に変化する残響音が得られる。なお、図１
０においては、時間関係が複雑になるため、遅延回路２
Ａについてのみの残響音を図示している。以上のように
して形成された遅延時間間隔の粗い残響音データＲＶＤ
1は、第２残響音形成部３に入力される。
うに遅延時間間隔が粗く、そして振幅レベルおよび遅延
時間が規則的に変化する残響音が得られる。なお、図１
０においては、時間関係が複雑になるため、遅延回路２
Ａについてのみの残響音を図示している。以上のように
して形成された遅延時間間隔の粗い残響音データＲＶＤ
1は、第２残響音形成部３に入力される。
【００３６】図４に詳細を示した第２残響音形成部３で
は、周波数特性が平坦なオールパス型フィルタ構成の遅
延回路３Ａ，３Ｂ，３Ｃが直列に設けられている。３個
の遅延回路３Ａ，３Ｂ，３Ｃを直列に設けているのは、
第１残響音形成部２において得られた残響音データＲＶ
Ｄ1より密な遅延時間間隔の残響音データＲＶＤ2を形成
するためである。従って、この第２残響音形成部３にお
ける各遅延回路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残
響音形成部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅
延時間よりも短く設定される。そして、各遅延回路３
Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみでその構
成は全て同じである。従って、図においては、遅延回路
３Ｂ，３Ｃについては乗算器，レジスタ，メモリの番号
を示すのみで、遅延回路３Ａについてのみ詳細構成を示
している。
は、周波数特性が平坦なオールパス型フィルタ構成の遅
延回路３Ａ，３Ｂ，３Ｃが直列に設けられている。３個
の遅延回路３Ａ，３Ｂ，３Ｃを直列に設けているのは、
第１残響音形成部２において得られた残響音データＲＶ
Ｄ1より密な遅延時間間隔の残響音データＲＶＤ2を形成
するためである。従って、この第２残響音形成部３にお
ける各遅延回路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残
響音形成部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅
延時間よりも短く設定される。そして、各遅延回路３
Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみでその構
成は全て同じである。従って、図においては、遅延回路
３Ｂ，３Ｃについては乗算器，レジスタ，メモリの番号
を示すのみで、遅延回路３Ａについてのみ詳細構成を示
している。
【００３７】まず、第２残響音形成部２から出力される
残響音データＲＶＤ1は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータＲＶＤ1をレジスタＲ１２
に記憶させる前に、まず５１２語の記憶アドレスを有す
るメモリＭＤ０にｙ1時間前に書込まれたデータＲＶＤ1
（ｔ−ｙ1）を読出すため、遅延時間ｙ1時間に対応する
メモリＭＤ０のアドレスが指定される。これによって、
メモリＭＤ０からｙ1時間前に書込まれたＲＶＤ1（ｔ−
ｙ1）が読出される。次に、このデータＲＶＤ1（ｔ−ｙ
1）には乗算器Ｍ３０において、振幅レベル制御用の係
数Ｋ30が乗算され、その乗算値Ｋ30・ＲＶＤ1（ｔ−ｙ
1）はメモリＭＤ０の入力側に帰還される。そして、次
にこの帰還データＫ30・ＲＶＤ1（ｔ−ｙ1）と第１残響
音形成部２から現在時刻ｔに供給されるデータＲＶＤ1
（ｔ）とが加算され、その加算値「ＲＶＤ1（ｔ）＋Ｋ3
0・ＲＶＤ1（ｔ−ｙ1）」はレジスタＲ１２に一時記憶
される。次に、遅延時間ｙ1に対応するメモリＭＤ０の
アドレスが再び指定され、メモリＭＤ０からｙ1時間前
に書込まれたデータＲＶＤ1（ｔ−ｙ1）が再び読出さ
れ、その読出しデータＲＶＤ1（ｔ−ｙ1）がレジスタＲ
１３に一時記憶される。次に、レジスタＲ１２に一時記
憶されたデータ「ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−
ｙ1）」と振幅レベル制御用の定数Ｋ29とが乗算器Ｍ２
９において乗算される。そして、その乗算値 Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−ｙ1）｝ はレジスタＲ１３に一時記憶されている値ＲＶＤ1（ｔ
−ｙ1）と加算され、その加算値 ＲＶＤ1（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・Ｒ
ＶＤ1（ｔ−ｙ1）｝ はレジスタＲ１３に一時記憶される。次に、レジスタＲ
１２に一時記憶されているデータ「ＲＶＤ1（ｔ）＋Ｋ3
0・ＲＶＤ1（ｔ−ｙ1）」を現在時刻ｔよりｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）において使用するた
め、該データ「ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−ｙ
1）」はｙ1時間前のデータＲＶＤ1（ｔ−ｙ1）が記憶さ
れていたアドレスと同一アドレスに書込まれる。
残響音データＲＶＤ1は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータＲＶＤ1をレジスタＲ１２
に記憶させる前に、まず５１２語の記憶アドレスを有す
るメモリＭＤ０にｙ1時間前に書込まれたデータＲＶＤ1
（ｔ−ｙ1）を読出すため、遅延時間ｙ1時間に対応する
メモリＭＤ０のアドレスが指定される。これによって、
メモリＭＤ０からｙ1時間前に書込まれたＲＶＤ1（ｔ−
ｙ1）が読出される。次に、このデータＲＶＤ1（ｔ−ｙ
1）には乗算器Ｍ３０において、振幅レベル制御用の係
数Ｋ30が乗算され、その乗算値Ｋ30・ＲＶＤ1（ｔ−ｙ
1）はメモリＭＤ０の入力側に帰還される。そして、次
にこの帰還データＫ30・ＲＶＤ1（ｔ−ｙ1）と第１残響
音形成部２から現在時刻ｔに供給されるデータＲＶＤ1
（ｔ）とが加算され、その加算値「ＲＶＤ1（ｔ）＋Ｋ3
0・ＲＶＤ1（ｔ−ｙ1）」はレジスタＲ１２に一時記憶
される。次に、遅延時間ｙ1に対応するメモリＭＤ０の
アドレスが再び指定され、メモリＭＤ０からｙ1時間前
に書込まれたデータＲＶＤ1（ｔ−ｙ1）が再び読出さ
れ、その読出しデータＲＶＤ1（ｔ−ｙ1）がレジスタＲ
１３に一時記憶される。次に、レジスタＲ１２に一時記
憶されたデータ「ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−
ｙ1）」と振幅レベル制御用の定数Ｋ29とが乗算器Ｍ２
９において乗算される。そして、その乗算値 Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−ｙ1）｝ はレジスタＲ１３に一時記憶されている値ＲＶＤ1（ｔ
−ｙ1）と加算され、その加算値 ＲＶＤ1（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・Ｒ
ＶＤ1（ｔ−ｙ1）｝ はレジスタＲ１３に一時記憶される。次に、レジスタＲ
１２に一時記憶されているデータ「ＲＶＤ1（ｔ）＋Ｋ3
0・ＲＶＤ1（ｔ−ｙ1）」を現在時刻ｔよりｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）において使用するた
め、該データ「ＲＶＤ1（ｔ）＋Ｋ30・ＲＶＤ1（ｔ−ｙ
1）」はｙ1時間前のデータＲＶＤ1（ｔ−ｙ1）が記憶さ
れていたアドレスと同一アドレスに書込まれる。
【００３８】このようにして遅延回路３Ａによる処理が
終了すると、レジスタＲ１３に記憶されたデータ ＲＶＤ1（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・Ｒ
ＶＤ1（ｔ−ｙ1）｝ は遅延回路３Ｂに送られ、この遅延回路３Ｂにおいて回
路３Ａの場合と同様の処理が行なわれる。ここで、遅延
回路３Ａ，３Ｂ，３Ｃの出力データをＲＶＤ2A，ＲＶＤ
2B，ＲＶＤ2Cで表わし、回路３Ｂの遅延時間をｙ2，回
路３Ｃの遅延時間をｙ3とすると、回路３Ａ，３Ｂ，３
ＣのレジスタＲ１３，Ｒ１５，Ｒ１７の出力データは次
の（1-4）式，（1-5）式，（1-6）式によって表わされ
る。
終了すると、レジスタＲ１３に記憶されたデータ ＲＶＤ1（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ1（ｔ）＋Ｋ30・Ｒ
ＶＤ1（ｔ−ｙ1）｝ は遅延回路３Ｂに送られ、この遅延回路３Ｂにおいて回
路３Ａの場合と同様の処理が行なわれる。ここで、遅延
回路３Ａ，３Ｂ，３Ｃの出力データをＲＶＤ2A，ＲＶＤ
2B，ＲＶＤ2Cで表わし、回路３Ｂの遅延時間をｙ2，回
路３Ｃの遅延時間をｙ3とすると、回路３Ａ，３Ｂ，３
ＣのレジスタＲ１３，Ｒ１５，Ｒ１７の出力データは次
の（1-4）式，（1-5）式，（1-6）式によって表わされ
る。
【００３９】 ＲＶＤ2A＝ＲＶＤ1（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ1（ｔ） ＋Ｋ30・ＲＶＤ1（ｔ−ｙ1）｝ …（1-4） ＲＶＤ2B＝ＲＶＤ2A（ｔ−ｙ2）＋Ｋ31・｛ＲＶＤ2A（ｔ） ＋Ｋ32・ＲＶＤ2A（ｔ−ｙ2）｝ …（1-5） ＲＶＤ2C＝ＲＶＤ2B（ｔ−ｙ3）＋Ｋ33・｛ＲＶＤ2B（ｔ） ＋Ｋ34・ＲＶＤ2B（ｔ−ｙ3）｝ …（1-6） そして、遅延回路３Ｃの出力データＲＶＤ2Cは初期反射
音に続く残響音を発生させるためのデータとしてスイッ
チ回路ＳＷを経由して出力される。
音に続く残響音を発生させるためのデータとしてスイッ
チ回路ＳＷを経由して出力される。
【００４０】ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅
延時間を、 ｙ1＞ｙ2＞ｙ3 の関係に設定した場合、図１１に示すように遅延時間間
隔の密な残響音を形成することができる。すなわち、遅
延回路３Ａは第１残響音形成部２で形成された遅延時間
間隔の粗い残響音データＲＶＤ1に基づき、第１残響音
形成部２の遅延時間間隔よりも短い時間間隔ｙ1で第１
の残響音データＲＶＤ2Aを形成し、遅延回路３Ｂは回路
３Ａの遅延時間間隔ｙ1よりもさらに短い時間間隔ｙ2で
第２の残響音データＲＶＤ2Bを形成する。このため、遅
延回路３Ａ〜３Ｃにおける残響音の形成処理が進行する
に伴って遅延時間間隔の密な残響音が形成されるように
なる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関する処
理が終了した後は次のサンプリング周期まで使用しない
ので、時分割的に共用することができる。
延時間を、 ｙ1＞ｙ2＞ｙ3 の関係に設定した場合、図１１に示すように遅延時間間
隔の密な残響音を形成することができる。すなわち、遅
延回路３Ａは第１残響音形成部２で形成された遅延時間
間隔の粗い残響音データＲＶＤ1に基づき、第１残響音
形成部２の遅延時間間隔よりも短い時間間隔ｙ1で第１
の残響音データＲＶＤ2Aを形成し、遅延回路３Ｂは回路
３Ａの遅延時間間隔ｙ1よりもさらに短い時間間隔ｙ2で
第２の残響音データＲＶＤ2Bを形成する。このため、遅
延回路３Ａ〜３Ｃにおける残響音の形成処理が進行する
に伴って遅延時間間隔の密な残響音が形成されるように
なる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関する処
理が終了した後は次のサンプリング周期まで使用しない
ので、時分割的に共用することができる。
【００４１】次に、図１に示す実施例の具体的構成およ
び動作について説明する。なお、以下の説明では、図１
に示す装置が上述した図３及び図４の機能に従って残響
音の形成を行なうものとして述べる。 −−実施例の具体的構成−− 図１に示す実施例に係る残響音付加装置は、大別する
と、記憶部１０，時間情報発生部２０，アドレス情報発
生部３０，演算部４０とから構成されている。時間情報
発生部２０とアドレス情報発生部３０の詳細は図２に示
されている。
び動作について説明する。なお、以下の説明では、図１
に示す装置が上述した図３及び図４の機能に従って残響
音の形成を行なうものとして述べる。 −−実施例の具体的構成−− 図１に示す実施例に係る残響音付加装置は、大別する
と、記憶部１０，時間情報発生部２０，アドレス情報発
生部３０，演算部４０とから構成されている。時間情報
発生部２０とアドレス情報発生部３０の詳細は図２に示
されている。
【００４２】記憶部１０は、図５，図６における遅延用
のデイジタルメモリＤＭに相当するもので、ここでは複
数のメモリブロックを有するデータメモリ１００とラッ
チ１０１とから構成されている。データメモリ１００に
おいては、複数のメモリブロックを利用して、図１２に
示すように、１語（１６ビット）のメモリＳＤ０〜ＳＤ
１５と、５１２語（１語は１６ビット）のメモリＭＤ０
〜ＭＤ１５と、２０４８語（１語は１６ビット）のメモ
リＤ０〜Ｄ１５が設けられている。そして、このメモリ
ＳＤ０〜ＳＤ１５，ＭＤ０〜ＭＤ１５，Ｄ０〜Ｄ１５に
記憶すべきデータは演算部４０から与えられ、データの
記憶アドレスおよび読出しアドレスはアドレス情報発生
部３０から出力されるアドレス情報ＤＭ・ＡＤＲによっ
て指定され、また各メモリＳＤ０〜Ｄ１５から読出され
たデータはラッチ１０１を介して演算部４０に供給され
る構成になっている。
のデイジタルメモリＤＭに相当するもので、ここでは複
数のメモリブロックを有するデータメモリ１００とラッ
チ１０１とから構成されている。データメモリ１００に
おいては、複数のメモリブロックを利用して、図１２に
示すように、１語（１６ビット）のメモリＳＤ０〜ＳＤ
１５と、５１２語（１語は１６ビット）のメモリＭＤ０
〜ＭＤ１５と、２０４８語（１語は１６ビット）のメモ
リＤ０〜Ｄ１５が設けられている。そして、このメモリ
ＳＤ０〜ＳＤ１５，ＭＤ０〜ＭＤ１５，Ｄ０〜Ｄ１５に
記憶すべきデータは演算部４０から与えられ、データの
記憶アドレスおよび読出しアドレスはアドレス情報発生
部３０から出力されるアドレス情報ＤＭ・ＡＤＲによっ
て指定され、また各メモリＳＤ０〜Ｄ１５から読出され
たデータはラッチ１０１を介して演算部４０に供給され
る構成になっている。
【００４３】図２に詳細を示した時間情報発生部２０
は、図５，図６におけるディレイレングスデータメモリ
ＤＤＭに相当するものであり、パラメータ指定回路２０
０とディレイレングスデータメモリ２０１とを備え、こ
こではディレイレングスデータメモリ２０１はパラメー
タ指定回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに対応し
て各データ遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５に関する遅延時間情報ＤＬＤm〔ｎ〕（ｎ：Ｄ０〜
Ｄ１５，ＭＤ０〜ＭＤ１５のメモリを指示、ｍ：１〜８
の種類を指示）のうちいずれか１つの種類を選択的に出
力するように構成されている。
は、図５，図６におけるディレイレングスデータメモリ
ＤＤＭに相当するものであり、パラメータ指定回路２０
０とディレイレングスデータメモリ２０１とを備え、こ
こではディレイレングスデータメモリ２０１はパラメー
タ指定回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに対応し
て各データ遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５に関する遅延時間情報ＤＬＤm〔ｎ〕（ｎ：Ｄ０〜
Ｄ１５，ＭＤ０〜ＭＤ１５のメモリを指示、ｍ：１〜８
の種類を指示）のうちいずれか１つの種類を選択的に出
力するように構成されている。
【００４４】すなわち、ディレイレングスデータメモリ
２０１は、図１３に示すように、データ遅延用のメモリ
Ｄ０〜Ｄ１５，ＭＤ０〜ＭＤ１５それぞれに対応したメ
モリブロックＭＢ（Ｄ０）〜ＭＢ（Ｄ１５），ＭＢ（Ｍ
Ｄ０）〜ＭＢ（ＭＤ１５）を備え、この各メモリブロッ
クＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）はそれぞれ上述した
８種類の残響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロックＭＢ（Ｄ０）〜ＭＢ
（ＭＤ１５）の各記憶アドレス「０」〜「７」にはそれ
ぞれ異なる遅延時間情報ＤＬＤ1〔Ｄ０〕〜ＤＬＤ8〔Ｄ
０〕，ＤＬＤ1 〔Ｄ１〕〜ＤＬＤ8〔Ｄ１〕，……ＤＬ
Ｄ1〔Ｄ１５〕〜ＤＬＤ8〔Ｄ１５〕，ＤＬＤ1〔ＭＤ
０〕〜ＤＬＤ8〔ＭＤ０〕，……ＤＬＤ1〔ＭＤ１５〕〜
ＤＬＤ8〔ＭＤ１５〕が予め記憶されている。そして、
発生すべき残響音の残響特性を指示する３ビット構成の
パラメータ指示情報ＰＳＬが下位アドレス情報としてパ
ラメータ指示回路２００から供給され、更にメモリＭＤ
０〜ＭＤ１５，Ｄ０〜Ｄ１５のメモリ番号「０〜１５」
を指定する４ビット構成のメモリ番号情報ＤＬn（ｎ：
０〜１５）およびメモリの種別「Ｄ，ＭＤ，ＳＤ」を指
定する２ビット構成のメモリ種別情報ＤＬk（ｋ：Ｄ，
ＭＤ，ＳＤ）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報ＤＬnおよびＤＬkで指定さ
れるメモリブロック（ＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）
のうち１つ）のうち、情報ＰＳＬで指定される記憶アド
レス（「０」〜「７」のうち１つ）に記憶されている遅
延時間情報ＤＬＤm〔ｎ〕が読出され、パラメータ指定
回路２００で指定した所望の残響特性の残響音の遅延時
間関係を規定する情報としてアドレス情報発生部３０へ
供給される。なお、メモリＳＤ０〜ＳＤ１５について
は、遅延時間が固定（１・Ｔ0）であるため、このメモ
リＳＤ０〜ＳＤ１５に対する遅延時間情報は必要としな
い。また、パラメータ指定回路２００からは、パラメー
タ指定情報ＰＳＬとともに、８種類の残響音を形成する
ための制御プログラムのうち所望の制御プログラムの１
つを選択する３ビット構成のプログラム選択情報ＰＧＳ
が出力される。
２０１は、図１３に示すように、データ遅延用のメモリ
Ｄ０〜Ｄ１５，ＭＤ０〜ＭＤ１５それぞれに対応したメ
モリブロックＭＢ（Ｄ０）〜ＭＢ（Ｄ１５），ＭＢ（Ｍ
Ｄ０）〜ＭＢ（ＭＤ１５）を備え、この各メモリブロッ
クＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）はそれぞれ上述した
８種類の残響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロックＭＢ（Ｄ０）〜ＭＢ
（ＭＤ１５）の各記憶アドレス「０」〜「７」にはそれ
ぞれ異なる遅延時間情報ＤＬＤ1〔Ｄ０〕〜ＤＬＤ8〔Ｄ
０〕，ＤＬＤ1 〔Ｄ１〕〜ＤＬＤ8〔Ｄ１〕，……ＤＬ
Ｄ1〔Ｄ１５〕〜ＤＬＤ8〔Ｄ１５〕，ＤＬＤ1〔ＭＤ
０〕〜ＤＬＤ8〔ＭＤ０〕，……ＤＬＤ1〔ＭＤ１５〕〜
ＤＬＤ8〔ＭＤ１５〕が予め記憶されている。そして、
発生すべき残響音の残響特性を指示する３ビット構成の
パラメータ指示情報ＰＳＬが下位アドレス情報としてパ
ラメータ指示回路２００から供給され、更にメモリＭＤ
０〜ＭＤ１５，Ｄ０〜Ｄ１５のメモリ番号「０〜１５」
を指定する４ビット構成のメモリ番号情報ＤＬn（ｎ：
０〜１５）およびメモリの種別「Ｄ，ＭＤ，ＳＤ」を指
定する２ビット構成のメモリ種別情報ＤＬk（ｋ：Ｄ，
ＭＤ，ＳＤ）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報ＤＬnおよびＤＬkで指定さ
れるメモリブロック（ＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）
のうち１つ）のうち、情報ＰＳＬで指定される記憶アド
レス（「０」〜「７」のうち１つ）に記憶されている遅
延時間情報ＤＬＤm〔ｎ〕が読出され、パラメータ指定
回路２００で指定した所望の残響特性の残響音の遅延時
間関係を規定する情報としてアドレス情報発生部３０へ
供給される。なお、メモリＳＤ０〜ＳＤ１５について
は、遅延時間が固定（１・Ｔ0）であるため、このメモ
リＳＤ０〜ＳＤ１５に対する遅延時間情報は必要としな
い。また、パラメータ指定回路２００からは、パラメー
タ指定情報ＰＳＬとともに、８種類の残響音を形成する
ための制御プログラムのうち所望の制御プログラムの１
つを選択する３ビット構成のプログラム選択情報ＰＧＳ
が出力される。
【００４５】次に、図２に詳細を示したアドレス情報発
生部３０は、時間情報発生部２０から出力される遅延時
間情報ＤＬＤm〔ｎ〕およびプログラム選択情報ＰＧＳ
と、制御プログラムの１ステップの周期を定めるマスタ
クロックパルスφ0とに基づき、所望の残響特性の残響
音を形成するためのデータメモリ１００に対するアドレ
ス情報ＤＭ・ＡＤＲを発生すると共に、各部回路の動作
を制御する各種の制御信号を発生するものであり、プロ
グラムメモリ３００，プログラムカウンタ３０１，プロ
グラムデコードメモリ３０２，制御信号出力レジスタ３
０３，セレクタ３０４，アドレスカウンタ３０５，ラッ
チ３０６，減算回路３０７，最大値検出回路３０８，ア
ドレス情報出力回路３０９とを備えている。
生部３０は、時間情報発生部２０から出力される遅延時
間情報ＤＬＤm〔ｎ〕およびプログラム選択情報ＰＧＳ
と、制御プログラムの１ステップの周期を定めるマスタ
クロックパルスφ0とに基づき、所望の残響特性の残響
音を形成するためのデータメモリ１００に対するアドレ
ス情報ＤＭ・ＡＤＲを発生すると共に、各部回路の動作
を制御する各種の制御信号を発生するものであり、プロ
グラムメモリ３００，プログラムカウンタ３０１，プロ
グラムデコードメモリ３０２，制御信号出力レジスタ３
０３，セレクタ３０４，アドレスカウンタ３０５，ラッ
チ３０６，減算回路３０７，最大値検出回路３０８，ア
ドレス情報出力回路３０９とを備えている。
【００４６】プログラムメモリ３００には、８種類の残
響特性の残響音を形成するために８種類の制御プログラ
ムが予め記憶されており、どの種類の制御プログラムを
出力すべきかはパラメータ指定回路２００からのプログ
ラム選択情報ＰＧＳによって指定される。そして、指定
された制御プログラムの内容はマスタクロックパルスφ
0をカウントするプログラムカウンタ３０１の出力情報
ＰＣによって１ステップ毎に順次読出される。この場
合、図３及び図４で説明した初期反射音形成部１，バン
ドパスフィルタＢＰＦ，第１残響音形成部２，第２残響
音形成部３の全ての処理を１サンプリング周期（Ｔ0）
内で終了させるために、サンプリング周波数を２５ｋＨ
z，マスタクロックパルスφ0の周波数を４．８ＭＨzと
すると、１つの制御プログラムのステップ数は４８００
／２５＝１９２以内で構成され、この１９２ステップの
制御プログラム内容が各サンプリング周期Ｔ0毎に実行
される。そして、各ステップにおける制御プログラムと
しては、表２に示すように、１ステップが１６ビットの
情報から成るタイプ１，タイプ２，タイプ３の３種類の
内容が準備されており、初期反射音の形成，フィルタ処
理，残響音の形成はこれら３種類の制御プログラムの出
力順序および各ビット情報の内容を適宜組合せることに
よって行なわれる。
響特性の残響音を形成するために８種類の制御プログラ
ムが予め記憶されており、どの種類の制御プログラムを
出力すべきかはパラメータ指定回路２００からのプログ
ラム選択情報ＰＧＳによって指定される。そして、指定
された制御プログラムの内容はマスタクロックパルスφ
0をカウントするプログラムカウンタ３０１の出力情報
ＰＣによって１ステップ毎に順次読出される。この場
合、図３及び図４で説明した初期反射音形成部１，バン
ドパスフィルタＢＰＦ，第１残響音形成部２，第２残響
音形成部３の全ての処理を１サンプリング周期（Ｔ0）
内で終了させるために、サンプリング周波数を２５ｋＨ
z，マスタクロックパルスφ0の周波数を４．８ＭＨzと
すると、１つの制御プログラムのステップ数は４８００
／２５＝１９２以内で構成され、この１９２ステップの
制御プログラム内容が各サンプリング周期Ｔ0毎に実行
される。そして、各ステップにおける制御プログラムと
しては、表２に示すように、１ステップが１６ビットの
情報から成るタイプ１，タイプ２，タイプ３の３種類の
内容が準備されており、初期反射音の形成，フィルタ処
理，残響音の形成はこれら３種類の制御プログラムの出
力順序および各ビット情報の内容を適宜組合せることに
よって行なわれる。
【００４７】
【００４８】この場合、１６ビットから成る１ステップ
の制御プログラムは、情報ＯＦ・ＡＤＲn，ＲＧn，ＤＬ
n，ＡＤＲ〔Ｋn〕の如く制御信号出力レジスタ３０３を
介してそのまま出力されるものと、メモリの書込み制御
信号ＷＲ１などの如くプログラムデコードメモリ３０２
によってデコードされた後制御信号出力レジスタ３０３
を介して出力されるものとが有り、後者はオペレーショ
ンコードＯＰＣとしてプログラムメモリ３００からプロ
グラムデコードメモリ３０２に与えられる。なお、表２
の内容の詳細については全体の動作説明とともに後述す
る。
の制御プログラムは、情報ＯＦ・ＡＤＲn，ＲＧn，ＤＬ
n，ＡＤＲ〔Ｋn〕の如く制御信号出力レジスタ３０３を
介してそのまま出力されるものと、メモリの書込み制御
信号ＷＲ１などの如くプログラムデコードメモリ３０２
によってデコードされた後制御信号出力レジスタ３０３
を介して出力されるものとが有り、後者はオペレーショ
ンコードＯＰＣとしてプログラムメモリ３００からプロ
グラムデコードメモリ３０２に与えられる。なお、表２
の内容の詳細については全体の動作説明とともに後述す
る。
【００４９】一方、アドレスカウンタ３０５は図１４に
示すように遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５のそれぞれに対応したアドレスカウンタＡＣ（Ｄ
０）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）〜ＡＣ（ＭＤ１
５）を備えている。このアドレスカウンタ３０５におけ
る各カウンタＡＣ（Ｄ０）〜ＡＣ（Ｄ１５），ＡＣ（Ｍ
Ｄ０）〜ＡＣ（ＭＤ１５）は、メモリ番号情報ＤＬnお
よびメモリ種別情報ＤＬkによって選択的に動作状態と
される。情報ＤＬnおよびＤＬkによって動作状態となっ
たアドレスカウンタＡＣ（ｎ）（ｎ：Ｄ０〜Ｄ１５，Ｍ
Ｄ０〜ＭＤ１５）のカウント出力情報ＡＤＲ〔ｎ〕はラ
ッチ３０６を介してアドレス情報出力回路３０９へ供給
されると共に、減算回路３０７へ供給される。この場
合、アドレスカウンタＡＣ（ｎ）の出力情報ＡＤＲ
〔ｎ〕はメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５のうち
メモリＤ０〜Ｄ１５が２０４８語のアドレス長となって
いるため、２０４８語までのアドレス範囲を指定できる
ように１１ビットで構成されている。なお、アドレスカ
ウンタ３０５はＲＡＭから構成される。
示すように遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５のそれぞれに対応したアドレスカウンタＡＣ（Ｄ
０）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）〜ＡＣ（ＭＤ１
５）を備えている。このアドレスカウンタ３０５におけ
る各カウンタＡＣ（Ｄ０）〜ＡＣ（Ｄ１５），ＡＣ（Ｍ
Ｄ０）〜ＡＣ（ＭＤ１５）は、メモリ番号情報ＤＬnお
よびメモリ種別情報ＤＬkによって選択的に動作状態と
される。情報ＤＬnおよびＤＬkによって動作状態となっ
たアドレスカウンタＡＣ（ｎ）（ｎ：Ｄ０〜Ｄ１５，Ｍ
Ｄ０〜ＭＤ１５）のカウント出力情報ＡＤＲ〔ｎ〕はラ
ッチ３０６を介してアドレス情報出力回路３０９へ供給
されると共に、減算回路３０７へ供給される。この場
合、アドレスカウンタＡＣ（ｎ）の出力情報ＡＤＲ
〔ｎ〕はメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５のうち
メモリＤ０〜Ｄ１５が２０４８語のアドレス長となって
いるため、２０４８語までのアドレス範囲を指定できる
ように１１ビットで構成されている。なお、アドレスカ
ウンタ３０５はＲＡＭから構成される。
【００５０】減算回路３０７は、ラッチ３０６を介して
入力されたアドレスカウンタＡＣ（ｎ）の出力内容ＡＤ
Ｒ〔ｎ〕から「１」を減じ、その減算値「ＡＤＲ〔ｎ〕
−１」を次のサンプリング周期（ｔ＋１）において使用
するためセレクタ３０４のＡ側入力に帰還する。同時
に、最大値検出回路３０８に供給する。最大値検出回路
３０８は第４図の検出回路ＭＸＤに相当するものであ
り、メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkに
より指定されたアドレスカウンタＡＣ（ｎ）の出力情報
ＡＤＲ〔ｎ〕から「１」を減じた情報「ＡＤＲ〔ｎ〕−
１」が最大値（全ビットが“１”）に達したことを検出
すると、セレクタ３０４に対しＢ側入力を選択させるセ
レクト制御信号ＳＬＢを出力する。セレクタ３０４にお
いては、Ａ側入力に減算回路３０７の出力情報「ＡＤＲ
〔ｎ〕−１」が入力され、Ｂ側入力にディレイレングス
データメモリ２０１の出力情報ＤＬＤm〔ｎ〕が入力さ
れ、その出力はアドレスカウンタ３０５のデータ入力に
供給されて情報ＤＬn，ＤＬkにより指定されるアドレス
カウンタＡＣ（ｎ）に対して書込み制御信号ＷＲ３によ
り書込まれる（プリセットされる）構成となっている。
従って、情報ＤＬn，ＤＬkにより指定されたアドレスカ
ウンタＡＣ（ｎ）においては、最大値検出回路３０８か
らセレクト制御信号ＳＬＢが発生されていない条件で
は、１サンプリング周期毎に現在値ＡＤＲ〔ｎ〕から
「１」を減じた値「ＡＤＲ〔ｎ〕−１」が書込まれるこ
とになり、その出力情報ＡＤＲ〔ｎ〕は時間経過ととも
に「０」の方向へ減少する。ところが、値「ＡＤＲ
（ｎ）−１」が最大値になると、最大値検出回路３０８
からセレクト制御信号ＳＬＢが発生されるため、アドレ
スカウンタＡＣ（ｎ）にはセレクタ３０４を介して遅延
時間情報ＤＬＤm〔ｎ〕が入力され、書込み制御信号Ｗ
Ｒ３により書込まれる。従って、アドレスカウンタＡＣ
（ｎ）の内容は、セレクト制御信号ＳＬＢの発生により
「ＤＬＤm〔ｎ〕」になった後、サンプリング時刻の経
過とともに「０」に方向へ順次変化するものとなる。す
なわち、セレクタ３０４、アドレスカウンタ３０５、ラ
ッチ３０６、減算回路３０７、最大値検出回路３０８と
から成る部分では、情報ＤＬn，ＤＬkで指定されるアド
レスカウンタＡＣ（ｎ）において遅延時間情報ＤＬＤm
〔ｎ〕に対応する遅延時間に等しい周期で一巡するアド
レス情報ＡＤＲ〔ｎ〕が形成される。このアドレス情報
ＡＤＲ〔ｎ〕はアドレス情報出力回路３０９へ供給され
る。
入力されたアドレスカウンタＡＣ（ｎ）の出力内容ＡＤ
Ｒ〔ｎ〕から「１」を減じ、その減算値「ＡＤＲ〔ｎ〕
−１」を次のサンプリング周期（ｔ＋１）において使用
するためセレクタ３０４のＡ側入力に帰還する。同時
に、最大値検出回路３０８に供給する。最大値検出回路
３０８は第４図の検出回路ＭＸＤに相当するものであ
り、メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkに
より指定されたアドレスカウンタＡＣ（ｎ）の出力情報
ＡＤＲ〔ｎ〕から「１」を減じた情報「ＡＤＲ〔ｎ〕−
１」が最大値（全ビットが“１”）に達したことを検出
すると、セレクタ３０４に対しＢ側入力を選択させるセ
レクト制御信号ＳＬＢを出力する。セレクタ３０４にお
いては、Ａ側入力に減算回路３０７の出力情報「ＡＤＲ
〔ｎ〕−１」が入力され、Ｂ側入力にディレイレングス
データメモリ２０１の出力情報ＤＬＤm〔ｎ〕が入力さ
れ、その出力はアドレスカウンタ３０５のデータ入力に
供給されて情報ＤＬn，ＤＬkにより指定されるアドレス
カウンタＡＣ（ｎ）に対して書込み制御信号ＷＲ３によ
り書込まれる（プリセットされる）構成となっている。
従って、情報ＤＬn，ＤＬkにより指定されたアドレスカ
ウンタＡＣ（ｎ）においては、最大値検出回路３０８か
らセレクト制御信号ＳＬＢが発生されていない条件で
は、１サンプリング周期毎に現在値ＡＤＲ〔ｎ〕から
「１」を減じた値「ＡＤＲ〔ｎ〕−１」が書込まれるこ
とになり、その出力情報ＡＤＲ〔ｎ〕は時間経過ととも
に「０」の方向へ減少する。ところが、値「ＡＤＲ
（ｎ）−１」が最大値になると、最大値検出回路３０８
からセレクト制御信号ＳＬＢが発生されるため、アドレ
スカウンタＡＣ（ｎ）にはセレクタ３０４を介して遅延
時間情報ＤＬＤm〔ｎ〕が入力され、書込み制御信号Ｗ
Ｒ３により書込まれる。従って、アドレスカウンタＡＣ
（ｎ）の内容は、セレクト制御信号ＳＬＢの発生により
「ＤＬＤm〔ｎ〕」になった後、サンプリング時刻の経
過とともに「０」に方向へ順次変化するものとなる。す
なわち、セレクタ３０４、アドレスカウンタ３０５、ラ
ッチ３０６、減算回路３０７、最大値検出回路３０８と
から成る部分では、情報ＤＬn，ＤＬkで指定されるアド
レスカウンタＡＣ（ｎ）において遅延時間情報ＤＬＤm
〔ｎ〕に対応する遅延時間に等しい周期で一巡するアド
レス情報ＡＤＲ〔ｎ〕が形成される。このアドレス情報
ＡＤＲ〔ｎ〕はアドレス情報出力回路３０９へ供給され
る。
【００５１】アドレス情報出力回路３０９は、メモリＳ
Ｄ０〜ＳＤ１５，メモリＤ０〜Ｄ１５，メモリＭＤ０〜
ＭＤ１５に対する情報の読出しおよび書込みのためのア
ドレス情報を出力するものである。このアドレス情報出
力回路３０９は、メモリＤ０からｉn時間遅れた情報を
読出して初期反射音ＥＣＨ（ｔ）を形成する場合には、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の各遅延時
間ｉnに対応する１１ビットのアドレス情報ＯＦ・ＡＤ
Ｒn（制御信号出力レジスタ３０３から出力される）を
下位アドレス情報とし、その上位にメモリ番号情報ＤＬ
nおよびメモリ種別情報ＤＬｋを付加し、この１組の情
報ＯＦ・ＡＤＲn，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、現在時刻でサンプリング
した振幅データＳＰＤ（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタＡＣ（Ｄ
０）の出力情報ＡＤＲ〔Ｄ０〕を下位アドレス情報と
し、その上位にメモリＤ０を指定する情報ＤＬn（＝Ｄ
Ｌ0）およびＤＬk（＝ＤＬD）を付加し、この１組の情
報ＡＤＲ〔Ｄ０〕，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、メモリＳＤ０〜ＳＤ１５
に対して振幅データの書込みおよび読出しを行う場合、
下位アドレス情報の全ビットを“０”とし、その上位に
メモリＳＤ０〜ＳＤ１５を指定する情報ＤＬn（＝ＤＬ0
〜ＤＬ15）およびＤＬk（＝ＤＬSD）を付加してアドレ
ス情報ＤＭ・ＡＤＲとして出力する。また、残響音ＲＶ
Ｄ1，ＲＶＤ2を形成する場合には、メモリＤ１〜Ｄ１
５，ＭＤ０〜ＭＤ１５のそれぞれに対応するアドレスカ
ウンタＡＣ（Ｄ１）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）
〜ＡＣ（ＭＤ１５）の各出力情報ＡＤＲ〔Ｄ１〕〜ＡＤ
Ｒ〔Ｄ１５〕，ＡＤＲ〔ＭＤ０〕〜ＡＤＲ〔ＭＤ１５〕
を下位アドレス情報とし、その上位に情報ＤＬnおよび
ＤＬkを付加し、これら１組の情報ＡＤＲ〔ｎ〕，ＤＬ
n，ＤＬkをアドレス情報ＤＭ・ＡＤＲとして出力する。
この場合、情報ＤＬnおよびＤＬkの下位に情報ＯＦ・Ａ
ＤＲnを付加すべき時には制御信号出力レジスタ３０３
から制御パルスＧＰ１が出力される。また、情報ＤＬn
およびＤＬkに下位に付加する下位アドレス情報の全ビ
ットを“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスＧＰ２が出力される。なお、アドレ
ス情報出力回路３０９は、情報ＤＬnおよびＤＬkを一時
記憶するレジスタを内部に備えている。
Ｄ０〜ＳＤ１５，メモリＤ０〜Ｄ１５，メモリＭＤ０〜
ＭＤ１５に対する情報の読出しおよび書込みのためのア
ドレス情報を出力するものである。このアドレス情報出
力回路３０９は、メモリＤ０からｉn時間遅れた情報を
読出して初期反射音ＥＣＨ（ｔ）を形成する場合には、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の各遅延時
間ｉnに対応する１１ビットのアドレス情報ＯＦ・ＡＤ
Ｒn（制御信号出力レジスタ３０３から出力される）を
下位アドレス情報とし、その上位にメモリ番号情報ＤＬ
nおよびメモリ種別情報ＤＬｋを付加し、この１組の情
報ＯＦ・ＡＤＲn，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、現在時刻でサンプリング
した振幅データＳＰＤ（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタＡＣ（Ｄ
０）の出力情報ＡＤＲ〔Ｄ０〕を下位アドレス情報と
し、その上位にメモリＤ０を指定する情報ＤＬn（＝Ｄ
Ｌ0）およびＤＬk（＝ＤＬD）を付加し、この１組の情
報ＡＤＲ〔Ｄ０〕，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、メモリＳＤ０〜ＳＤ１５
に対して振幅データの書込みおよび読出しを行う場合、
下位アドレス情報の全ビットを“０”とし、その上位に
メモリＳＤ０〜ＳＤ１５を指定する情報ＤＬn（＝ＤＬ0
〜ＤＬ15）およびＤＬk（＝ＤＬSD）を付加してアドレ
ス情報ＤＭ・ＡＤＲとして出力する。また、残響音ＲＶ
Ｄ1，ＲＶＤ2を形成する場合には、メモリＤ１〜Ｄ１
５，ＭＤ０〜ＭＤ１５のそれぞれに対応するアドレスカ
ウンタＡＣ（Ｄ１）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）
〜ＡＣ（ＭＤ１５）の各出力情報ＡＤＲ〔Ｄ１〕〜ＡＤ
Ｒ〔Ｄ１５〕，ＡＤＲ〔ＭＤ０〕〜ＡＤＲ〔ＭＤ１５〕
を下位アドレス情報とし、その上位に情報ＤＬnおよび
ＤＬkを付加し、これら１組の情報ＡＤＲ〔ｎ〕，ＤＬ
n，ＤＬkをアドレス情報ＤＭ・ＡＤＲとして出力する。
この場合、情報ＤＬnおよびＤＬkの下位に情報ＯＦ・Ａ
ＤＲnを付加すべき時には制御信号出力レジスタ３０３
から制御パルスＧＰ１が出力される。また、情報ＤＬn
およびＤＬkに下位に付加する下位アドレス情報の全ビ
ットを“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスＧＰ２が出力される。なお、アドレ
ス情報出力回路３０９は、情報ＤＬnおよびＤＬkを一時
記憶するレジスタを内部に備えている。
【００５２】図１に詳細が示された演算部４０は、メモ
リＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５，ＳＤ０〜ＳＤ１５
に記憶させるデータおよび各メモリから読出したデータ
の振幅レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジスタ４
０３、ラッチ４０４とを備えている。係数メモリ４００
は、ディレイレングスデータメモリと同様、残響特性の
異なる８種類の残響音に対応して８個のメモリブロック
を有し、各メモリブロックには各種類別の残響音を形成
するために必要な一組の係数Ｋn（ｎ：１〜３２）が予
め記憶されている。そして、パラメータ指定回路２００
からパラメータ指定情報ＰＳＬが供給され、かつ係数Ｋ
nを指定するアドレス情報ＡＤＲ〔Ｋn〕が制御信号出力
レジスタ３０３から供給されると、情報ＰＳＬで指定さ
れるメモリブロックのうち情報ＡＤＲ〔Ｋn〕で指定さ
れるアドレスから係数Ｋnが読出され、演算回路４０２
の演算入力（Ａ）に供給される構成になっている。
リＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５，ＳＤ０〜ＳＤ１５
に記憶させるデータおよび各メモリから読出したデータ
の振幅レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジスタ４
０３、ラッチ４０４とを備えている。係数メモリ４００
は、ディレイレングスデータメモリと同様、残響特性の
異なる８種類の残響音に対応して８個のメモリブロック
を有し、各メモリブロックには各種類別の残響音を形成
するために必要な一組の係数Ｋn（ｎ：１〜３２）が予
め記憶されている。そして、パラメータ指定回路２００
からパラメータ指定情報ＰＳＬが供給され、かつ係数Ｋ
nを指定するアドレス情報ＡＤＲ〔Ｋn〕が制御信号出力
レジスタ３０３から供給されると、情報ＰＳＬで指定さ
れるメモリブロックのうち情報ＡＤＲ〔Ｋn〕で指定さ
れるアドレスから係数Ｋnが読出され、演算回路４０２
の演算入力（Ａ）に供給される構成になっている。
【００５３】セレクタ４０１は、Ａ側入力にサンプルホ
ールド回路ＳＰＨによりサンプリングされた入力楽音の
振幅データＳＰＤ（ｔ）が入力され、Ｂ側入力に記憶部
１０からの読出しデータＭＲＤが入力され、Ｃ側入力に
ラッチ４０４を介してテンポラリレジスタ４０３の出力
データＲＧＤが入力されており、これらの入力データＳ
ＰＤ（ｔ），ＭＲＤ，ＲＧＤは制御信号出力レジスタ３
０３から出力されるセレクト制御信号ＳＬ１（２ビット
構成）によっていずれか１つが選択され、演算回路４０
２の演算入力（Ｘ）に供給されている。
ールド回路ＳＰＨによりサンプリングされた入力楽音の
振幅データＳＰＤ（ｔ）が入力され、Ｂ側入力に記憶部
１０からの読出しデータＭＲＤが入力され、Ｃ側入力に
ラッチ４０４を介してテンポラリレジスタ４０３の出力
データＲＧＤが入力されており、これらの入力データＳ
ＰＤ（ｔ），ＭＲＤ，ＲＧＤは制御信号出力レジスタ３
０３から出力されるセレクト制御信号ＳＬ１（２ビット
構成）によっていずれか１つが選択され、演算回路４０
２の演算入力（Ｘ）に供給されている。
【００５４】演算回路４０２は、演算入力（Ａ）に係数
メモリ４００から読出された係数Ｋnが入力され、演算
入力（Ｂ）にラッチ４０４を介してテンポラリレジスタ
４０３の出力データＲＧＤが入力され、演算入力（Ｘ）
にセレクタ４０１の選択出力データ（ＳＰＤ（ｔ），Ｍ
ＲＤ，ＲＧＤ）が入力され、制御信号出力レジスタ３０
３から出力される演算制御信号ＣＴＬ（３ビット構成）
により、 （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） （Ｙ）＝（Ｘ）＋（Ｂ） （Ｙ）＝（Ｘ） （Ｙ）＝（Ｂ） （Ｙ）＝（０） の演算を実行し、その演算値（Ｙ）をテンポラリレジス
タ４０３，記憶部１０，出力レジスタ５００に供給する
構成になっている。
メモリ４００から読出された係数Ｋnが入力され、演算
入力（Ｂ）にラッチ４０４を介してテンポラリレジスタ
４０３の出力データＲＧＤが入力され、演算入力（Ｘ）
にセレクタ４０１の選択出力データ（ＳＰＤ（ｔ），Ｍ
ＲＤ，ＲＧＤ）が入力され、制御信号出力レジスタ３０
３から出力される演算制御信号ＣＴＬ（３ビット構成）
により、 （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） （Ｙ）＝（Ｘ）＋（Ｂ） （Ｙ）＝（Ｘ） （Ｙ）＝（Ｂ） （Ｙ）＝（０） の演算を実行し、その演算値（Ｙ）をテンポラリレジス
タ４０３，記憶部１０，出力レジスタ５００に供給する
構成になっている。
【００５５】テンポラリレジスタ４０３は、初期反射音
ＥＣＨ（ｔ），残響音ＲＶＤ1，ＲＶＤ2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶し、その
記憶内容をレジスタ出力データＲＧＤとしてセレクタ４
０１のＣ側入力および演算回路４０２の演算入力（Ｂ）
に帰還するもので、５ビット構成のレジスタ指定情報Ｒ
Ｇn（ｎ：１〜３２）により指定される３２個のレジス
タＲ０〜Ｒ３１を有し、入力データは情報ＲＧnにより
指定されたレジスタ（Ｒ０〜Ｒ３１）に対し書込み制御
信号ＷＲ１の制御によって書込まれる。次に、出力レジ
スタ５００は、演算回路４０２の演算値（Ｙ）として得
られた初期反射音の瞬時値ＥＣＨ（ｔ）および初期反射
音に続く残響音の瞬時値ＲＶＤ（ｔ）を書込み制御信号
ＷＲ２によって取込み、この取込みデータを減衰器５０
１を介してＤＡ変換器（ＤＡＣ）５０２に供給する。な
お、セレクタ４０１におけるセレクト制御信号ＳＬ１お
よび演算回路４０２における演算制御信号ＣＴＬは、制
御信号出力レジスタ３０３から出力されるオペレーショ
ンコードＯＰＣに含まれるものである。
ＥＣＨ（ｔ），残響音ＲＶＤ1，ＲＶＤ2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶し、その
記憶内容をレジスタ出力データＲＧＤとしてセレクタ４
０１のＣ側入力および演算回路４０２の演算入力（Ｂ）
に帰還するもので、５ビット構成のレジスタ指定情報Ｒ
Ｇn（ｎ：１〜３２）により指定される３２個のレジス
タＲ０〜Ｒ３１を有し、入力データは情報ＲＧnにより
指定されたレジスタ（Ｒ０〜Ｒ３１）に対し書込み制御
信号ＷＲ１の制御によって書込まれる。次に、出力レジ
スタ５００は、演算回路４０２の演算値（Ｙ）として得
られた初期反射音の瞬時値ＥＣＨ（ｔ）および初期反射
音に続く残響音の瞬時値ＲＶＤ（ｔ）を書込み制御信号
ＷＲ２によって取込み、この取込みデータを減衰器５０
１を介してＤＡ変換器（ＤＡＣ）５０２に供給する。な
お、セレクタ４０１におけるセレクト制御信号ＳＬ１お
よび演算回路４０２における演算制御信号ＣＴＬは、制
御信号出力レジスタ３０３から出力されるオペレーショ
ンコードＯＰＣに含まれるものである。
【００５６】次に、以上の構成の動作について説明す
る。 −−動作説明−− ａ．初期反射音の形成動作 初期反射音ＢＣＨ（ｔ）を形成する場合、 （１）まず、現在時刻ｔでサンプリングした入力楽音の
振幅データＳＰＤ（ｔ）をメモリＤ０に書込むため、 ＳＬ１；ＳＥＬＥＣＴ（Ａ） ＣＴＬ；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。
る。 −−動作説明−− ａ．初期反射音の形成動作 初期反射音ＢＣＨ（ｔ）を形成する場合、 （１）まず、現在時刻ｔでサンプリングした入力楽音の
振幅データＳＰＤ（ｔ）をメモリＤ０に書込むため、 ＳＬ１；ＳＥＬＥＣＴ（Ａ） ＣＴＬ；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。
【００５７】（２）次に、現在のサンプリング時刻
（ｔ）に対応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データＳＰＤ
（ｔ）を書込むため、 ＤＬn；ＤＬ0 ＤＬk；ＤＬD ＷＲ４；“１”（ＷＲＩＴＥ） Ｌ３ ；“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk、書込み制御信
号ＷＲ４，ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。
（ｔ）に対応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データＳＰＤ
（ｔ）を書込むため、 ＤＬn；ＤＬ0 ＤＬk；ＤＬD ＷＲ４；“１”（ＷＲＩＴＥ） Ｌ３ ；“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk、書込み制御信
号ＷＲ４，ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。
【００５８】これによって、メモリＤ０に対応したアド
レスカウンタＡＣ（Ｄ０）の出力情報ＡＤＲ〔Ｄ０〕が
現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むための下
位アドレス情報としてラッチ３０６にラッチされる。そ
して、このラッチされた下位アドレス情報ＡＤＲ〔Ｄ
０〕は、アドレス情報出力回路３０９においてその上位
にメモリ番号情報ＤＬn（＝ＤＬ0）およびメモリ種別情
報ＤＬk（＝ＤＬD）が付加されてメモリＤ０に対する振
幅データＳＰＤ（ｔ）の書込みアドレス情報ＤＭ・ＡＤ
Ｒとして出力される。これにより、演算回路４０２を介
してメモリＤ０のデータ入力に与えられている現在時刻
ｔの振幅データＳＰＤ（ｔ）は書込み制御信号ＷＲ４に
よって現在時刻ｔに対応したアドレスに書込まれる。
レスカウンタＡＣ（Ｄ０）の出力情報ＡＤＲ〔Ｄ０〕が
現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むための下
位アドレス情報としてラッチ３０６にラッチされる。そ
して、このラッチされた下位アドレス情報ＡＤＲ〔Ｄ
０〕は、アドレス情報出力回路３０９においてその上位
にメモリ番号情報ＤＬn（＝ＤＬ0）およびメモリ種別情
報ＤＬk（＝ＤＬD）が付加されてメモリＤ０に対する振
幅データＳＰＤ（ｔ）の書込みアドレス情報ＤＭ・ＡＤ
Ｒとして出力される。これにより、演算回路４０２を介
してメモリＤ０のデータ入力に与えられている現在時刻
ｔの振幅データＳＰＤ（ｔ）は書込み制御信号ＷＲ４に
よって現在時刻ｔに対応したアドレスに書込まれる。
【００５９】（３）次に、各サンプリング時刻毎の初期
反射音の合成値を記憶するレジスタＲ０をクリアするた
め、 ＲＧn ；Ｒ０ ＣＴＬ；（Ｙ）＝０ ＷＲ１；“１”（ＷＲＩＴＥ） で示される内容の演算制御信号ＣＴＬ，書込み制御信号
ＷＲ１がオペレーションコードＯＰＣとして、またレジ
スタ番号情報ＲＧnが制御信号出力レジスタ３０３から
出力される。これによって、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリアされる。
反射音の合成値を記憶するレジスタＲ０をクリアするた
め、 ＲＧn ；Ｒ０ ＣＴＬ；（Ｙ）＝０ ＷＲ１；“１”（ＷＲＩＴＥ） で示される内容の演算制御信号ＣＴＬ，書込み制御信号
ＷＲ１がオペレーションコードＯＰＣとして、またレジ
スタ番号情報ＲＧnが制御信号出力レジスタ３０３から
出力される。これによって、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリアされる。
【００６０】（４）次に、第１反射音ＥＣＨ1を形成す
るため、 ＯＦ・ＡＤＲn；ＯＦ・ＡＤＲ1 ＤＬk ；ＤＬD ＧＰ１ ；“１” Ｌ２ ；“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，制御パルスＧ
Ｐ１，ラッチ制御信号Ｌ２がオペレーションコードＯＰ
Ｃとして、また第１反射音ＥＣＨ1の遅延時間ｉ1に対応
したアドレス情報ＯＦ・ＡＤＲnが制御信号出力レジス
タ３０３から出力される。この場合、アドレス情報出力
回路３０９には前記ステップ（３）におけるメモリ番号
情報ＤＬn（＝ＤＬ0）が保持されている。
るため、 ＯＦ・ＡＤＲn；ＯＦ・ＡＤＲ1 ＤＬk ；ＤＬD ＧＰ１ ；“１” Ｌ２ ；“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，制御パルスＧ
Ｐ１，ラッチ制御信号Ｌ２がオペレーションコードＯＰ
Ｃとして、また第１反射音ＥＣＨ1の遅延時間ｉ1に対応
したアドレス情報ＯＦ・ＡＤＲnが制御信号出力レジス
タ３０３から出力される。この場合、アドレス情報出力
回路３０９には前記ステップ（３）におけるメモリ番号
情報ＤＬn（＝ＤＬ0）が保持されている。
【００６１】これによって、アドレス情報出力回路３０
９は、遅延時間ｉ1に対応したアドレス情報ＯＦ・ＡＤ
Ｒ1を下位アドレス情報とし、メモリ番号情報ＤＬn（＝
ＤＬ0），メモリ種別情報ＤＬk（＝ＤＬD）を上位アド
レス情報とし、メモリＤ０からｉ1時間前に書込んだ振
幅データＳＰＤ（ｔ−ｉ1）を読出すためのアドレス情
報ＤＭ・ＡＤＲとして出力する。これにより、メモリＤ
０からｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）が読出
され、この読出しデータＳＰＤ（ｔ−ｉ1）はラッチ制
御信号Ｌ２によってラッチ１０１にラッチされる。
９は、遅延時間ｉ1に対応したアドレス情報ＯＦ・ＡＤ
Ｒ1を下位アドレス情報とし、メモリ番号情報ＤＬn（＝
ＤＬ0），メモリ種別情報ＤＬk（＝ＤＬD）を上位アド
レス情報とし、メモリＤ０からｉ1時間前に書込んだ振
幅データＳＰＤ（ｔ−ｉ1）を読出すためのアドレス情
報ＤＭ・ＡＤＲとして出力する。これにより、メモリＤ
０からｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）が読出
され、この読出しデータＳＰＤ（ｔ−ｉ1）はラッチ制
御信号Ｌ２によってラッチ１０１にラッチされる。
【００６２】（５）次に、レジスタＲ０の現在値をラッ
チ４０４に転送するため、 ＲＧn ；Ｒ０ Ｌ１ ；“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１がオペレーション
コードとして、またレジスタ番号情報ＲＧnが制御信号
出力レジスタ３０３から出力される。これによって、レ
ジスタＲ０の現在値はラッチ４０４に転送されて記憶さ
れる。
チ４０４に転送するため、 ＲＧn ；Ｒ０ Ｌ１ ；“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１がオペレーション
コードとして、またレジスタ番号情報ＲＧnが制御信号
出力レジスタ３０３から出力される。これによって、レ
ジスタＲ０の現在値はラッチ４０４に転送されて記憶さ
れる。
【００６３】（６）次に、ｉ1時間前の振幅データＳＰ
Ｄ（ｔ−ｉ1）に振幅レベル制御用の係数Ｋ1を乗算し、
第１反射音ＥＣＨ1に関する瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ
1）を得るため、 ＡＤＲ〔Ｋｎ〕；ＡＤＲ〔Ｋ1〕 ＳＬ１ ；ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ；(Ａ)・(Ｘ)＋(Ｂ)＝(Ｙ) で示されるセレクト制御信号ＳＬ１，演算制御信号ＣＴ
ＬがオペレーションコードＯＰＣとして、また定数読出
し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出力レジ
スタ３０３から出力される。
Ｄ（ｔ−ｉ1）に振幅レベル制御用の係数Ｋ1を乗算し、
第１反射音ＥＣＨ1に関する瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ
1）を得るため、 ＡＤＲ〔Ｋｎ〕；ＡＤＲ〔Ｋ1〕 ＳＬ１ ；ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ；(Ａ)・(Ｘ)＋(Ｂ)＝(Ｙ) で示されるセレクト制御信号ＳＬ１，演算制御信号ＣＴ
ＬがオペレーションコードＯＰＣとして、また定数読出
し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出力レジ
スタ３０３から出力される。
【００６４】これによって、係数メモリ４００から第１
反射音ＥＣＨ1に関する係数Ｋ1が読出されて演算回路４
０２の演算入力（Ａ）に供給される。また、セレクタ４
０１は、Ｂ側選択入力にラッチ１０１から供給されてい
るｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）を選択し、
該データＳＰＤ（ｔ−ｉ1）を演算回路４０２の演算入
力（Ｘ）に供給する。また、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ1・ＳＰＤ（ｔ−ｉ1）＋〔Ｒ０〕 で示される演算を行う。この場合、レジスタＲ０の内容
は前述のステップ（３）においてクリアされているた
め、ここでは第１反射音ＥＣＨ1に関する瞬時値Ｋ1・Ｓ
ＰＤ（ｔ−ｉ1）が演算回路４０２の演算値（Ｙ）とし
て得られる。
反射音ＥＣＨ1に関する係数Ｋ1が読出されて演算回路４
０２の演算入力（Ａ）に供給される。また、セレクタ４
０１は、Ｂ側選択入力にラッチ１０１から供給されてい
るｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）を選択し、
該データＳＰＤ（ｔ−ｉ1）を演算回路４０２の演算入
力（Ｘ）に供給する。また、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ1・ＳＰＤ（ｔ−ｉ1）＋〔Ｒ０〕 で示される演算を行う。この場合、レジスタＲ０の内容
は前述のステップ（３）においてクリアされているた
め、ここでは第１反射音ＥＣＨ1に関する瞬時値Ｋ1・Ｓ
ＰＤ（ｔ−ｉ1）が演算回路４０２の演算値（Ｙ）とし
て得られる。
【００６５】（７）次に、第１に反射音ＥＣＨ1の瞬時
値Ｋ1・ＳＰＤ（ｔ−ｉ1）をレジスタＲ０に転送して記
憶させるため、 ＲＧn ；Ｒ０ ＷＲ１；“１”（ＷＲＩＴＥ） で示される内容の書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データ（Ｙ）＝Ｋ1・ＳＰ
Ｄ（ｔ−ｉ1）がレジスタＲ０に書込まれる。ここまで
のステップを終了することにより、レジスタＲ０には第
１反射音ＥＣＨ1の瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ1）が得
られる。
値Ｋ1・ＳＰＤ（ｔ−ｉ1）をレジスタＲ０に転送して記
憶させるため、 ＲＧn ；Ｒ０ ＷＲ１；“１”（ＷＲＩＴＥ） で示される内容の書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データ（Ｙ）＝Ｋ1・ＳＰ
Ｄ（ｔ−ｉ1）がレジスタＲ０に書込まれる。ここまで
のステップを終了することにより、レジスタＲ０には第
１反射音ＥＣＨ1の瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ1）が得
られる。
【００６６】（８）次に、第２反射音ＥＣＨ2〜第１０
反射音ＥＣＨ10に簡する瞬時値Ｋ2・ＳＰＤ（ｔ−ｉ2）
〜Ｋ10・ＳＰＤ（ｔ−ｉ10）が前述のステップ（４）〜
（７）と同様にして形成される。従って、第１０反射音
ＥＣＨ10に関するステップ（７）の動作を終了した段階
では、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10の瞬時値の総和
反射音ＥＣＨ10に簡する瞬時値Ｋ2・ＳＰＤ（ｔ−ｉ2）
〜Ｋ10・ＳＰＤ（ｔ−ｉ10）が前述のステップ（４）〜
（７）と同様にして形成される。従って、第１０反射音
ＥＣＨ10に関するステップ（７）の動作を終了した段階
では、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10の瞬時値の総和
【数１】が得られる。そして、この総和は出力レジスタ
５００に対して書込み制御信号ＷＲ２によって書込ま
れ、減衰器５０１に転送される。
５００に対して書込み制御信号ＷＲ２によって書込ま
れ、減衰器５０１に転送される。
【００６７】ｂ．フィルタ動作 フィルタ動作を行う場合 （１）まず、メモリＤ１０からｊ時間前の振幅データＳ
ＰＤ（ｔ−ｊ）を読出すため、 ＤＬn：ＤＬ10 ＤＬk：ＤＬD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，ラッチ制御信
号Ｌ３，Ｌ２がオペレーションコードＯＰＣとして、ま
たメモリ番号情報ＤＬnが制御信号出力レジスタ３０３
から出力される。
ＰＤ（ｔ−ｊ）を読出すため、 ＤＬn：ＤＬ10 ＤＬk：ＤＬD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，ラッチ制御信
号Ｌ３，Ｌ２がオペレーションコードＯＰＣとして、ま
たメモリ番号情報ＤＬnが制御信号出力レジスタ３０３
から出力される。
【００６８】これによって、メモリＤ１０に対応したア
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕がｊ時間前の振幅データＳＰＤ（ｔ−ｊ）を読出す
ための下位アドレス情報としてラッチ３０６にラッチさ
れる。そして、このラッチされた下位アドレス情報ＡＤ
Ｒ〔Ｄ１０〕は、アドレス情報出力回路３０９において
その上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメ
モリ種別情報ＤＬk（＝ＤＬD）が付加されてデータメモ
リ１００のメモリＤ１０に対して振幅データＳＰＤ（ｔ
−ｊ）の読出しアドレス情報ＤＭ・ＡＤＲとして出力さ
れる。これにより、メモリＤ１０からｊ時間前の振幅デ
ータＳＰＤ（ｔ−ｊ）が読出され、この読出しデータＳ
ＰＤ（ｔ−ｊ）はラッチ制御信号Ｌ２によりラッチ１０
１にラッチされる。
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕がｊ時間前の振幅データＳＰＤ（ｔ−ｊ）を読出す
ための下位アドレス情報としてラッチ３０６にラッチさ
れる。そして、このラッチされた下位アドレス情報ＡＤ
Ｒ〔Ｄ１０〕は、アドレス情報出力回路３０９において
その上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメ
モリ種別情報ＤＬk（＝ＤＬD）が付加されてデータメモ
リ１００のメモリＤ１０に対して振幅データＳＰＤ（ｔ
−ｊ）の読出しアドレス情報ＤＭ・ＡＤＲとして出力さ
れる。これにより、メモリＤ１０からｊ時間前の振幅デ
ータＳＰＤ（ｔ−ｊ）が読出され、この読出しデータＳ
ＰＤ（ｔ−ｊ）はラッチ制御信号Ｌ２によりラッチ１０
１にラッチされる。
【００６９】（２）次に、現在時刻ｔでサンプリングし
た振幅データＳＰＤ（ｔ）を振幅データＳＰＤ（ｔ−
ｊ）の読出しアドレスと同一アドレスに書込むため、 ＳＬ１：ＳＥＬＥＣＴ（Ａ） ＣＴＬ：（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。
た振幅データＳＰＤ（ｔ）を振幅データＳＰＤ（ｔ−
ｊ）の読出しアドレスと同一アドレスに書込むため、 ＳＬ１：ＳＥＬＥＣＴ（Ａ） ＣＴＬ：（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。
【００７０】（３）次に、振幅データＳＰＤ（ｔ）をメ
モリＤ１０に書込むため、 ＤＬn ：ＤＬ10 ＤＬk ：ＤＬD ＷＲ４：“１”（ＷＲＩＴＥ） Ｌ３ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，書込み制御信
号ＷＲ４、ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。
モリＤ１０に書込むため、 ＤＬn ：ＤＬ10 ＤＬk ：ＤＬD ＷＲ４：“１”（ＷＲＩＴＥ） Ｌ３ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk，書込み制御信
号ＷＲ４、ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。
【００７１】これによって、メモリＤ１０に対応したア
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕が現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むた
めの下位アドレス情報としてラッチ３０６にラッチされ
る。そして、このラッチされた下位アドレス情報ＡＤＲ
〔Ｄ１０〕は、アドレス情報出力回路３０９においてそ
の上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメモ
リ種別情報ＤＬk（＝ＤＬD）が付加されてメモリＤ１０
に対する振幅データＳＰＤ（ｔ）の書込みアドレス情報
ＤＭ・ＡＤＲとして出力される。これにより、演算回路
４０２を介してメモリＤ１０のデータ入力に与えられて
いる現在時刻ｔの振幅データＳＰＤ（ｔ）は書込み制御
信号ＷＲ４によって現在時刻ｔに対応したアドレスに書
込まれる。
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕が現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むた
めの下位アドレス情報としてラッチ３０６にラッチされ
る。そして、このラッチされた下位アドレス情報ＡＤＲ
〔Ｄ１０〕は、アドレス情報出力回路３０９においてそ
の上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメモ
リ種別情報ＤＬk（＝ＤＬD）が付加されてメモリＤ１０
に対する振幅データＳＰＤ（ｔ）の書込みアドレス情報
ＤＭ・ＡＤＲとして出力される。これにより、演算回路
４０２を介してメモリＤ１０のデータ入力に与えられて
いる現在時刻ｔの振幅データＳＰＤ（ｔ）は書込み制御
信号ＷＲ４によって現在時刻ｔに対応したアドレスに書
込まれる。
【００７２】（４）次に、ローパスフィルタＬＰＦにお
いて、レジスタＲ１の内容、係数Ｋ11，ｊ時間前の振幅
データＳＰＤ（ｔ−ｊ）により、 〔Ｒ１〕＋Ｋ11・ＳＰＤ（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まず、 ＲＧn：Ｒ１ Ｌ１ ：“１”（ＬＡＴＣＨ） の内容で示されるラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容がラッチ４０４に転送される。
いて、レジスタＲ１の内容、係数Ｋ11，ｊ時間前の振幅
データＳＰＤ（ｔ−ｊ）により、 〔Ｒ１〕＋Ｋ11・ＳＰＤ（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まず、 ＲＧn：Ｒ１ Ｌ１ ：“１”（ＬＡＴＣＨ） の内容で示されるラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容がラッチ４０４に転送される。
【００７３】（５）次に、Ｋ11・ＳＰＤ（ｔ−ｊ）の演
算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ11〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬがオペレーションコードＯＰＣとして、また定
数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出
力レジスタ３０３から出力される。これによって、係数
メモリ４００から係数Ｋ11が読出されて演算回路４０２
の演算入力（Ａ）に供給される。また、セレクタ４０１
は先のｂ−（１）のステップでラッチ１０１にラッチさ
れている振幅データＳＰＤ（ｔ−ｊ）を選択し、演算回
路４０２の演算入力（Ｘ）に供給する。これによって、
演算回路４０２は、 （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ11・ＳＰＤ（ｔ−ｊ）＋Ｒ１ の演算を行う。この場合、レジスタＲ１の内容は前回の
サンプリング時刻（ｔ−１）におけるフィルタ処理が終
了した段階でクリアされているため、このステップでは
Ｋ11・ＳＰＤ（ｔ−ｊ）が演算値（Ｙ）として得られ
る。
算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ11〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬがオペレーションコードＯＰＣとして、また定
数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出
力レジスタ３０３から出力される。これによって、係数
メモリ４００から係数Ｋ11が読出されて演算回路４０２
の演算入力（Ａ）に供給される。また、セレクタ４０１
は先のｂ−（１）のステップでラッチ１０１にラッチさ
れている振幅データＳＰＤ（ｔ−ｊ）を選択し、演算回
路４０２の演算入力（Ｘ）に供給する。これによって、
演算回路４０２は、 （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ11・ＳＰＤ（ｔ−ｊ）＋Ｒ１ の演算を行う。この場合、レジスタＲ１の内容は前回の
サンプリング時刻（ｔ−１）におけるフィルタ処理が終
了した段階でクリアされているため、このステップでは
Ｋ11・ＳＰＤ（ｔ−ｊ）が演算値（Ｙ）として得られ
る。
【００７４】（６）次に、この演算値（Ｙ）＝Ｋ11・Ｓ
ＰＤ（ｔ−ｊ）をレジスタＲ１に記憶させるため、 ＲＧn ：Ｒ１ ＷＲ１：“１”（ＷＲＩＴＥ） の内容で示される書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データＫ11・ＳＰＤ（ｔ−
ｊ）がレジスタＲ１に記憶される。
ＰＤ（ｔ−ｊ）をレジスタＲ１に記憶させるため、 ＲＧn ：Ｒ１ ＷＲ１：“１”（ＷＲＩＴＥ） の内容で示される書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データＫ11・ＳＰＤ（ｔ−
ｊ）がレジスタＲ１に記憶される。
【００７５】（７）次に、メモリＳＤ０から（ｊ−１）
時間前の振幅データＳＰＤ（ｔ−ｊ−１）を読出すた
め、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬSD ＧＰ２ ：“１” Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk、ラッチ制御信
号Ｌ２，ゲートパルス信号ＧＰ２がオペレーションコー
ドＯＰＣとして、またメモリ番号情報ＤＬnが制御信号
出力レジスタ３０３から出力される。すると、アドレス
情報出力回路３０９は、下位アドレス情報の全ビットを
“０”にし、その上位にメモリ番号情報ＤＬn（＝ＤＬ
0）およびメモリ種別情報ＤＬk（＝ＤＬSD）を付加し、
メモリＳＤ０に対するアドレス情報ＤＭ・ＡＤＲとして
出力する。これにより、メモリＳＤ０から（ｊ−１）時
間前の振幅データＳＰＤ（ｔ−ｊ−１）が読出され、ラ
ッチ１０１にラッチされる。
時間前の振幅データＳＰＤ（ｔ−ｊ−１）を読出すた
め、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬSD ＧＰ２ ：“１” Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のメモリ種別情報ＤＬk、ラッチ制御信
号Ｌ２，ゲートパルス信号ＧＰ２がオペレーションコー
ドＯＰＣとして、またメモリ番号情報ＤＬnが制御信号
出力レジスタ３０３から出力される。すると、アドレス
情報出力回路３０９は、下位アドレス情報の全ビットを
“０”にし、その上位にメモリ番号情報ＤＬn（＝ＤＬ
0）およびメモリ種別情報ＤＬk（＝ＤＬSD）を付加し、
メモリＳＤ０に対するアドレス情報ＤＭ・ＡＤＲとして
出力する。これにより、メモリＳＤ０から（ｊ−１）時
間前の振幅データＳＰＤ（ｔ−ｊ−１）が読出され、ラ
ッチ１０１にラッチされる。
【００７６】（８）次に、レジスタＲ１の内容Ｋ11・Ｓ
ＰＤ（ｔ−ｊ），係数Ｋ12，ラッチ１０１にラッチされ
ている振幅データＳＰＤ（ｔ−ｊ−１）により Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ１〕 を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まず ＲＧn：Ｒ１ Ｌ１ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４に転送さ
れる。
ＰＤ（ｔ−ｊ），係数Ｋ12，ラッチ１０１にラッチされ
ている振幅データＳＰＤ（ｔ−ｊ−１）により Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ１〕 を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まず ＲＧn：Ｒ１ Ｌ１ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４に転送さ
れる。
【００７７】（９）次に、Ｋ12，・ＳＰＤ（ｔ−ｊ−
１）＋〔Ｒ１〕の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ12〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これによって、演算回路４
０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ12・ＳＰＤ（ｔ−
ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ） の演算値(Ｙ)を出力する。そして、この演算値(Ｙ)は次
のステップでレジスタＲ１およびＲ２に記憶される。こ
れにより、レジスタＲ１およびＲ２の内容は、 〔Ｒ１〕＝〔Ｒ２〕＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ
11・ＳＰＤ（ｔ−ｊ） となる。
１）＋〔Ｒ１〕の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ12〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これによって、演算回路４
０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ12・ＳＰＤ（ｔ−
ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ） の演算値(Ｙ)を出力する。そして、この演算値(Ｙ)は次
のステップでレジスタＲ１およびＲ２に記憶される。こ
れにより、レジスタＲ１およびＲ２の内容は、 〔Ｒ１〕＝〔Ｒ２〕＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ
11・ＳＰＤ（ｔ−ｊ） となる。
【００７８】（１０）次に、レジスタＲ２の内容、係数
Ｋ13、メモリＳＤ０に記憶されている（ｊ−１）時間前
の振幅データＳＰＤ（ｔ−ｊ−１）により、Ｋ13・ＳＰ
Ｄ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、まず、
前述のｂ−（７）のステップと同様にして振幅データＳ
ＰＤ（ｔ−ｊ−１）がメモリＳＤ０から読出され、ラッ
チ１０１にラッチされる。
Ｋ13、メモリＳＤ０に記憶されている（ｊ−１）時間前
の振幅データＳＰＤ（ｔ−ｊ−１）により、Ｋ13・ＳＰ
Ｄ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、まず、
前述のｂ−（７）のステップと同様にして振幅データＳ
ＰＤ（ｔ−ｊ−１）がメモリＳＤ０から読出され、ラッ
チ１０１にラッチされる。
【００７９】（１１）次に、レジスタＲ２の内容をラッ
チ４０４に転送するため、前述のｂ−（８）のステップ
と同様にしてレジスタＲ２の内容Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４へ転送
される。
チ４０４に転送するため、前述のｂ−（８）のステップ
と同様にしてレジスタＲ２の内容Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４へ転送
される。
【００８０】（１２）次に、係数Ｋ13を読出してＫ13・
ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ13〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これにより、演算回路４０
２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ13・ＳＰＤ（ｔ−ｊ−１） ＋Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップでレジスタＲ２に記憶され、このレジス
タＲ２を介してハイパスフィルタＨＰＦに供給される。
ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ13〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これにより、演算回路４０
２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ13・ＳＰＤ（ｔ−ｊ−１） ＋Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップでレジスタＲ２に記憶され、このレジス
タＲ２を介してハイパスフィルタＨＰＦに供給される。
【００８１】（１３）ローパスフィルタＬＰＦにおける
最終ステップでは、レジスタＲ１の内容をメモリＳＤ０
に書込み、次のサンプリング時刻（ｔ＋１）で使用する
ため、まずレジスタＲ１の内容「Ｋ13・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」が前述ｂ−（８）の
ステップと同様にしてラッチ４０４に転送された後、演
算回路４０２に（Ｙ）＝（Ｂ）の演算を行なわせ、その
演算値「（Ｙ）＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・
ＳＰＤ（ｔ−ｊ）」がメモリＳＤ０に書込まれる。この
書込み動作は、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬSD ＧＰ２ ：“１” ＷＲ４ ：“１”（ＷＲＩＴＥ） で示される内容のオペレーションコードＯＰＣとメモリ
番号情報ＤＬnが制御信号出力レジスタ３０３から出力
されることによって行なわれる。ローパスフィルタＬＰ
Ｆの動作が終了すると次にハイパスフィルタＨＰＦの動
作が行なわれるが、このハイパスフィルタＨＰＦの動作
については説明を省略する。
最終ステップでは、レジスタＲ１の内容をメモリＳＤ０
に書込み、次のサンプリング時刻（ｔ＋１）で使用する
ため、まずレジスタＲ１の内容「Ｋ13・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」が前述ｂ−（８）の
ステップと同様にしてラッチ４０４に転送された後、演
算回路４０２に（Ｙ）＝（Ｂ）の演算を行なわせ、その
演算値「（Ｙ）＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・
ＳＰＤ（ｔ−ｊ）」がメモリＳＤ０に書込まれる。この
書込み動作は、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬSD ＧＰ２ ：“１” ＷＲ４ ：“１”（ＷＲＩＴＥ） で示される内容のオペレーションコードＯＰＣとメモリ
番号情報ＤＬnが制御信号出力レジスタ３０３から出力
されることによって行なわれる。ローパスフィルタＬＰ
Ｆの動作が終了すると次にハイパスフィルタＨＰＦの動
作が行なわれるが、このハイパスフィルタＨＰＦの動作
については説明を省略する。
【００８２】次に、遅延時間間隔の粗い残響音ＲＶＤ1
の形成動作について説明する。 ｃ．残響音ＲＶＤ1の形成動作 残響音ＲＶＤ1を形成する場合、 （１）まず、ハイパスフィルタＨＰＦのレジスタＲ４の
記憶データＳＰＤ（ｔ−ｊ）に係数Ｋ17を乗算し、その
乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）をレジスタＲ５に記憶さ
せるため、 ＲＧn：Ｒ４ Ｌ１ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１およびレジスタ番
号情報ＲＧnが制御信号出力レジスタ３０３から出力さ
れ、レジスタＲ４の内容ＳＰＤ（ｔ−ｊ）がラッチ４０
４に転送される。
の形成動作について説明する。 ｃ．残響音ＲＶＤ1の形成動作 残響音ＲＶＤ1を形成する場合、 （１）まず、ハイパスフィルタＨＰＦのレジスタＲ４の
記憶データＳＰＤ（ｔ−ｊ）に係数Ｋ17を乗算し、その
乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）をレジスタＲ５に記憶さ
せるため、 ＲＧn：Ｒ４ Ｌ１ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ１およびレジスタ番
号情報ＲＧnが制御信号出力レジスタ３０３から出力さ
れ、レジスタＲ４の内容ＳＰＤ（ｔ−ｊ）がラッチ４０
４に転送される。
【００８３】（２）次に、Ｋ17・ＳＰＤ（ｔ−ｊ）を演
算するため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ17〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｃ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ，係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、係数メモリ４００から係数Ｋ17が読出されて演算
回路４０２の演算入力（Ａ）に供給される。また、セレ
クタ４０１はラッチ４０４にラッチされているデータＳ
ＰＤ（ｔ−ｊ）を選択して演算回路４０２の演算入力
（Ｘ）に供給する。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＝Ｋ17・ＳＰＤ（ｔ−ｊ）の演
算値（Ｙ）を出力する。この演算値（Ｙ）は次のステッ
プでレジスタＲ５に記憶される。
算するため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ17〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｃ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ，係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、係数メモリ４００から係数Ｋ17が読出されて演算
回路４０２の演算入力（Ａ）に供給される。また、セレ
クタ４０１はラッチ４０４にラッチされているデータＳ
ＰＤ（ｔ−ｊ）を選択して演算回路４０２の演算入力
（Ｘ）に供給する。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＝Ｋ17・ＳＰＤ（ｔ−ｊ）の演
算値（Ｙ）を出力する。この演算値（Ｙ）は次のステッ
プでレジスタＲ５に記憶される。
【００８４】（３）次に、メモリＤ１からｘ1時間前の
振幅データＳＰＤ（ｔ−ｘ1）を読出し、このデータＳ
ＰＤ（ｔ−ｘ1）とレジスタＲ１１の現在値とを加算
し、その加算値を再びレジスタＲ１１に記憶させるた
め、まず、 ＤＬn ：ＤＬ1 ＤＬk ：ＤＬSD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ３，Ｌ２と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、メモリ
Ｄ１に対応したアドレスカウンタＡＣ（Ｄ１）の出力情
報ＡＤＲ〔Ｄ１〕が振幅データＳＰＤ（ｔ−ｘ1）を読
出すための下位アドレス情報としてラッチ３０６にラッ
チされる。そして、この下位アドレス情報ＡＤＲ〔Ｄ
１〕はアドレス情報出力回路３０９においてその上位に
メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkが付加
されて、データメモリ１００に対してメモリＤ１のアド
レス情報ＤＭ・ＡＤＲとして出力される。これにより、
メモリＤ１からｘ1時間前の振幅データＳＰＤ（ｔ−ｘ
1）を読出され、ラッチ１０１にラッチされる。
振幅データＳＰＤ（ｔ−ｘ1）を読出し、このデータＳ
ＰＤ（ｔ−ｘ1）とレジスタＲ１１の現在値とを加算
し、その加算値を再びレジスタＲ１１に記憶させるた
め、まず、 ＤＬn ：ＤＬ1 ＤＬk ：ＤＬSD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ３，Ｌ２と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、メモリ
Ｄ１に対応したアドレスカウンタＡＣ（Ｄ１）の出力情
報ＡＤＲ〔Ｄ１〕が振幅データＳＰＤ（ｔ−ｘ1）を読
出すための下位アドレス情報としてラッチ３０６にラッ
チされる。そして、この下位アドレス情報ＡＤＲ〔Ｄ
１〕はアドレス情報出力回路３０９においてその上位に
メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkが付加
されて、データメモリ１００に対してメモリＤ１のアド
レス情報ＤＭ・ＡＤＲとして出力される。これにより、
メモリＤ１からｘ1時間前の振幅データＳＰＤ（ｔ−ｘ
1）を読出され、ラッチ１０１にラッチされる。
【００８５】（４）次に、この読出しデータＳＰＤ（ｔ
−ｘ1）とレジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラッチ４０４に転送された後、 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬが制御信号出力レジスタ３０３から出力さ
れる。すると、セレクタ４０１はラッチ１０１にラッチ
されている振幅データＳＰＤ（ｔ−ｘ1）を選択した演
算回路４０２の演算入力（Ｘ）に供給する。これによ
り、演算回路４０２は （Ｙ）＝（Ｘ）＋（Ｂ） ＝〔Ｒ１１〕＋ＳＰＤ（ｔ−ｘ1） で示される演算値（Ｙ）を出力する。この場合、レジス
タＲ１１の内容は前回のサンプリング時刻（ｔ−１）に
おける動作を終了した段階でクリアされている。このた
め、このステップ（４）における演算値（Ｙ）はＳＰＤ
（ｔ−ｘ1）となる。この後、演算値（Ｙ）はレジスタ
Ｒ１１に転送されて記憶される。
−ｘ1）とレジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラッチ４０４に転送された後、 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬが制御信号出力レジスタ３０３から出力さ
れる。すると、セレクタ４０１はラッチ１０１にラッチ
されている振幅データＳＰＤ（ｔ−ｘ1）を選択した演
算回路４０２の演算入力（Ｘ）に供給する。これによ
り、演算回路４０２は （Ｙ）＝（Ｘ）＋（Ｂ） ＝〔Ｒ１１〕＋ＳＰＤ（ｔ−ｘ1） で示される演算値（Ｙ）を出力する。この場合、レジス
タＲ１１の内容は前回のサンプリング時刻（ｔ−１）に
おける動作を終了した段階でクリアされている。このた
め、このステップ（４）における演算値（Ｙ）はＳＰＤ
（ｔ−ｘ1）となる。この後、演算値（Ｙ）はレジスタ
Ｒ１１に転送されて記憶される。
【００８６】（５）次に、メモリＤ１から振幅データＳ
ＰＤ（ｔ−ｘ1）を読出し、これに係数Ｋ18を乗算し、
さらにその乗算値Ｋ18・ＳＰＤ（ｔ−ｘ1）とレジスタ
Ｒ５の内容「Ｋ17・ＳＰＤ（ｔ−ｘ1）」との加算値を
レジスタＲ６に再び記憶させるため、まず前述のｃ−
（１）のステップと同様にしてレジスタＲ５の内容「Ｋ
17・ＳＰＤ（ｔ−ｊ）」がラッチ４０４に転送される。
ＰＤ（ｔ−ｘ1）を読出し、これに係数Ｋ18を乗算し、
さらにその乗算値Ｋ18・ＳＰＤ（ｔ−ｘ1）とレジスタ
Ｒ５の内容「Ｋ17・ＳＰＤ（ｔ−ｘ1）」との加算値を
レジスタＲ６に再び記憶させるため、まず前述のｃ−
（１）のステップと同様にしてレジスタＲ５の内容「Ｋ
17・ＳＰＤ（ｔ−ｊ）」がラッチ４０４に転送される。
【００８７】（６）次に、ラッチ１０１にラッチされて
いる振幅データＳＰＤ（ｔ−ｘ1）、ラッチ４０４にラ
ッチされているデータ「Ｋ17・ＳＰＤ（ｔ−ｊ）」，係
数Ｋ18とにより、 （Ｙ）＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ
−ｊ） の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ18〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ、係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号レジスタ３０３から出力される。これによ
り、係数メモリ４００から係数Ｋ18が読出されて演算回
路４０２の演算入力（Ａ）に供給される。また、セレク
タ４０１はラッチ１０１にラッチされている振幅データ
ＳＰＤ（ｔ−ｘ1）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次のステップ
でレジスタＲ６を介してメモリＤ１の現在時刻ｔに対応
したアドレスに書込まれる。この後、レジスタＲ６はメ
モリＤ２に系統の処理を行なうためクリアされる。
いる振幅データＳＰＤ（ｔ−ｘ1）、ラッチ４０４にラ
ッチされているデータ「Ｋ17・ＳＰＤ（ｔ−ｊ）」，係
数Ｋ18とにより、 （Ｙ）＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ
−ｊ） の演算を行うため、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ18〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ、係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号レジスタ３０３から出力される。これによ
り、係数メモリ４００から係数Ｋ18が読出されて演算回
路４０２の演算入力（Ａ）に供給される。また、セレク
タ４０１はラッチ１０１にラッチされている振幅データ
ＳＰＤ（ｔ−ｘ1）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次のステップ
でレジスタＲ６を介してメモリＤ１の現在時刻ｔに対応
したアドレスに書込まれる。この後、レジスタＲ６はメ
モリＤ２に系統の処理を行なうためクリアされる。
【００８８】（７）次に、メモリＤ２〜Ｄ９の各系統に
関する処理が前述のｃ−（３）〜ｃ−（６）のステップ
と同様にして行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１１には
関する処理が前述のｃ−（３）〜ｃ−（６）のステップ
と同様にして行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１１には
【数４】 で表わされる残響音ＲＶＤ1に関する情報が得られる。
【００８９】次に、遅延時間間隔の密な残響音ＲＶＤ2
の形成動作について説明する。 ｄ．残響音ＲＶＤ2の形成動作 残響音ＲＶＤ2を形成する場合、 （１）まず、メモリＭＤ０からｙ1時間前の振幅データ
ＲＶＤ1（ｔ−ｙ1）を読出すため、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬMD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ３，Ｌ１と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、アドレ
ス情報出力回路３０９において前述のｃ−（３）のステ
ップと同様にしてメモリＭＤ０に対するアドレス情報Ｄ
Ｍ・ＡＤＲが形成され、メモリＭＤ０からｙ1時間前の
振幅データＲＶＤ1（ｔ−ｙ1）が読出される。そして、
このデータＲＶＤ1（ｔ−ｙ1）はラッチ１０１にラッチ
される。
の形成動作について説明する。 ｄ．残響音ＲＶＤ2の形成動作 残響音ＲＶＤ2を形成する場合、 （１）まず、メモリＭＤ０からｙ1時間前の振幅データ
ＲＶＤ1（ｔ−ｙ1）を読出すため、 ＤＬn ：ＤＬ0 ＤＬk ：ＤＬMD Ｌ３ ：“１”（ＬＡＴＣＨ） Ｌ２ ：“１”（ＬＡＴＣＨ） で示される内容のラッチ制御信号Ｌ３，Ｌ１と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、アドレ
ス情報出力回路３０９において前述のｃ−（３）のステ
ップと同様にしてメモリＭＤ０に対するアドレス情報Ｄ
Ｍ・ＡＤＲが形成され、メモリＭＤ０からｙ1時間前の
振幅データＲＶＤ1（ｔ−ｙ1）が読出される。そして、
このデータＲＶＤ1（ｔ−ｙ1）はラッチ１０１にラッチ
される。
【００９０】（２）次に、ラッチ１０１にラッチされた
振幅データＲＶＤ1（ｔ−ｙ1）、レジスタＲ１１の出力
データＲＶＤ1（ｔ）、係数Ｋ30により、 Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ） を演算し、その演算値をレジスタＲ１２に記憶させるた
め、まず、レジスタＲ１１の出力データＲＶＤ1（ｔ）
がラッチ４０４に転送された後、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ30〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬおよび係数読出し用のアドレス情報ＡＤＲ〔Ｋ
ｎ〕が制御信号出力レジスタ３０３から出力される。こ
れにより、演算回路４０２には前述のｃ−（６）のステ
ップと同様にして係数Ｋ30が演算入力（Ａ）に供給さ
れ、また、データＲＶＤ1（ｔ−ｙ1）が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ） の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップにおいてレジスタＲ１２に記憶される。
振幅データＲＶＤ1（ｔ−ｙ1）、レジスタＲ１１の出力
データＲＶＤ1（ｔ）、係数Ｋ30により、 Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ） を演算し、その演算値をレジスタＲ１２に記憶させるた
め、まず、レジスタＲ１１の出力データＲＶＤ1（ｔ）
がラッチ４０４に転送された後、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ30〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬおよび係数読出し用のアドレス情報ＡＤＲ〔Ｋ
ｎ〕が制御信号出力レジスタ３０３から出力される。こ
れにより、演算回路４０２には前述のｃ−（６）のステ
ップと同様にして係数Ｋ30が演算入力（Ａ）に供給さ
れ、また、データＲＶＤ1（ｔ−ｙ1）が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ） ＝Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ） の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップにおいてレジスタＲ１２に記憶される。
【００９１】（３）次に、レジスタＲ１２の内容「Ｋ30
・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ）」に係数Ｋ29を
乗算するため、まずレジスタＲ１２の内容がラッチ４０
４に転送された後、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ29〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｃ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬと係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、演算回路４０２には係数Ｋ30が演算入力（Ａ）に
供給され、また、データ「Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋
ＲＶＤ1（ｔ）」が演算入力（Ｘ）に供給される。これ
により、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ） ＝Ｋ29・｛Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ
1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶される。
・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ）」に係数Ｋ29を
乗算するため、まずレジスタＲ１２の内容がラッチ４０
４に転送された後、 ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ29〕 ＳＬ１ ：ＳＥＬＥＣＴ（Ｃ） ＣＴＬ ：（Ｙ）＝（Ａ）・（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬと係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、演算回路４０２には係数Ｋ30が演算入力（Ａ）に
供給され、また、データ「Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋
ＲＶＤ1（ｔ）」が演算入力（Ｘ）に供給される。これ
により、演算回路４０２は （Ｙ）＝（Ａ）・（Ｘ） ＝Ｋ29・｛Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ
1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶される。
【００９２】（４）次に、レジスタＲ１３の内容とｙ1
時間前のデータＲＶＤ1（ｔ−ｙ1）とを加算し、その加
算値をレジスタＲ１３に再び記憶させるため、前述のｄ
−（１）のステップと同様にしてメモリＭＤ０からｙ1
時間前のデータＲＶＤ1（ｔ−ｙ1）が読出されてラッチ
１０１にラッチされる。この後、レジスタＲ１３の内容
「Ｋ29・｛Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ
1（ｔ）｝」がラッチ４０４に転送された後、 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ｂ）＋（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬが制御信号出力レジスタ３０３から出力され
る。これにより、演算回路４０２は (Ｙ)＝(Ｂ)＋（Ｘ） ＝ＲＶＤ1(ｔ−ｙ1)＋Ｋ29・｛Ｋ30・ＲＶＤ1(ｔ−ｙ1)＋
ＲＶＤ1(ｔ)｝ で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶され、残響
音情報ＲＶＤ2Aとして出力される。
時間前のデータＲＶＤ1（ｔ−ｙ1）とを加算し、その加
算値をレジスタＲ１３に再び記憶させるため、前述のｄ
−（１）のステップと同様にしてメモリＭＤ０からｙ1
時間前のデータＲＶＤ1（ｔ−ｙ1）が読出されてラッチ
１０１にラッチされる。この後、レジスタＲ１３の内容
「Ｋ29・｛Ｋ30・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ
1（ｔ）｝」がラッチ４０４に転送された後、 ＳＬ１ ：ＳＥＬＥＣＴ（Ｂ） ＣＴＬ ：（Ｙ）＝（Ｂ）＋（Ｘ） で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬが制御信号出力レジスタ３０３から出力され
る。これにより、演算回路４０２は (Ｙ)＝(Ｂ)＋（Ｘ） ＝ＲＶＤ1(ｔ−ｙ1)＋Ｋ29・｛Ｋ30・ＲＶＤ1(ｔ−ｙ1)＋
ＲＶＤ1(ｔ)｝ で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶され、残響
音情報ＲＶＤ2Aとして出力される。
【００９３】（５）次に、レジスタＲ１２の内容「Ｋ30
・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ）」をｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）で使用するため、レジ
スタＲ１２の内容がメモリＭＤ０の現在時刻ｔに対応し
たアドレスに書込まれる。 （６）この後、ｙ1時間間隔よりさらに密な残響音ＲＶ
Ｄ2B，ＲＶＤ2Cが同様にして形成される。
・ＲＶＤ1（ｔ−ｙ1）＋ＲＶＤ1（ｔ）」をｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）で使用するため、レジ
スタＲ１２の内容がメモリＭＤ０の現在時刻ｔに対応し
たアドレスに書込まれる。 （６）この後、ｙ1時間間隔よりさらに密な残響音ＲＶ
Ｄ2B，ＲＶＤ2Cが同様にして形成される。
【００９４】なお、図１，図２（図３，図４）の実施例
ではバンドパスフィルタを設けているが、これは必要に
応じて省略するようにしても良い。また、図１５，図１
６の機能ブロック図に示すように、メモリＤ１０の出力
データをハイパスフィルタＨＰＦ、バンドパスフィルタ
ＢＰＦ，ローパスフィルタＬＰＦにより３系列の周波数
帯域に分け、第１残響音形成部２において各周波数帯域
別に異なる残響音を形成するようにしてもよい。これ
は、制御プログラムの内容を変更するのみで容易に実現
できる。図１６は図１５における第１残響音形成部２及
び第２残響音形成部３の詳細を示すものである。
ではバンドパスフィルタを設けているが、これは必要に
応じて省略するようにしても良い。また、図１５，図１
６の機能ブロック図に示すように、メモリＤ１０の出力
データをハイパスフィルタＨＰＦ、バンドパスフィルタ
ＢＰＦ，ローパスフィルタＬＰＦにより３系列の周波数
帯域に分け、第１残響音形成部２において各周波数帯域
別に異なる残響音を形成するようにしてもよい。これ
は、制御プログラムの内容を変更するのみで容易に実現
できる。図１６は図１５における第１残響音形成部２及
び第２残響音形成部３の詳細を示すものである。
【００９５】
【発明の効果】以上の通り、この発明によれば、自己の
遅延出力信号を入力側に帰還する帰還ループを有する遅
延ユニットを複数段縦続接続してなり、かつ、各ユニッ
トにおける遅延時間が後段になるほど短くなるように設
定されているので、後段のユニットにおいては、前段の
ユニットで付加された所定遅延時間間隔の複数の残響音
における各遅延時間間隔の間で、それよりも密な所定遅
延時間間隔で更に複数の残響音が付加されることにな
り、遅延時間間隔が密でかつ複雑な残響音を付加するこ
とができる、という優れた効果を奏する。
遅延出力信号を入力側に帰還する帰還ループを有する遅
延ユニットを複数段縦続接続してなり、かつ、各ユニッ
トにおける遅延時間が後段になるほど短くなるように設
定されているので、後段のユニットにおいては、前段の
ユニットで付加された所定遅延時間間隔の複数の残響音
における各遅延時間間隔の間で、それよりも密な所定遅
延時間間隔で更に複数の残響音が付加されることにな
り、遅延時間間隔が密でかつ複雑な残響音を付加するこ
とができる、という優れた効果を奏する。
【図１】この発明による残響音付加装置の一実施例を示
すブロック図。
すブロック図。
【図２】図１における時間情報発生部とアドレス情報発
生部の詳細例を示すブロック図。
生部の詳細例を示すブロック図。
【図３】図１の実施例を機能的に表わした機能ブロック
図。
図。
【図４】図３における第１及び第２残響音形成部の詳細
例を示すブロック図。
例を示すブロック図。
【図５】初期反射音形成用の遅延回路の基本的構成を示
すブロック図。
すブロック図。
【図６】残響音形成用の遅延回路の基本的構成を示すブ
ロック図。
ロック図。
【図７】図５の遅延回路の動作を説明するためのタイム
チャート。
チャート。
【図８】図１の実施例において発生される初期反射音の
特性図。
特性図。
【図９】櫛型フィルタ構成の遅延回路の周波数特性を示
す図。
す図。
【図１０】図１の実施例における第１残響音形成部に相
当する部分において発生される残響音の特性図。
当する部分において発生される残響音の特性図。
【図１１】図１の実施例における第２残響音形成部に相
当する部分において発生される残響音の特性図。
当する部分において発生される残響音の特性図。
【図１２】図１の実施例におけるデータメモリの構成を
示す図。
示す図。
【図１３】図１の実施例におけるディレイレングスデー
タメモリの構造を示す図。
タメモリの構造を示す図。
【図１４】図１の実施例におけるアドレスカウンタの構
造を示す図。
造を示す図。
【図１５】この発明による残響音付加装置の他の実施例
を示す機能プロック図。
を示す機能プロック図。
【図１６】図１５における第１及び第２残響音形成部の
詳細例を示すブロック図。
詳細例を示すブロック図。
１…初期反射音形成部、２…第１残響音形成部、３…第
２残響音形成部、ＢＰＦ…バンドパスフィルタ、１０…
記憶部、２０…時間情報発生部、３０…アドレス情報発
生部、４０…演算部。
２残響音形成部、ＢＰＦ…バンドパスフィルタ、１０…
記憶部、２０…時間情報発生部、３０…アドレス情報発
生部、４０…演算部。
Claims (1)
- 【請求項１】 自己の遅延出力信号を入力側に帰還する
帰還ループと、入力信号と前記自己の遅延出力信号とを
所定の比率で合成する演算手段と、合成した信号を所定
時間遅延して出力する遅延手段とによって構成される遅
延ユニットを、複数段縦続接続してなり、前記各遅延手
段における遅延時間を後段になるほど短くしたことを特
徴とする残響音付加装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035594A JP2679511B2 (ja) | 1992-01-27 | 1992-01-27 | 残響音付加装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035594A JP2679511B2 (ja) | 1992-01-27 | 1992-01-27 | 残響音付加装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113122A Division JPS5814898A (ja) | 1981-07-20 | 1981-07-20 | 反射残響音付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05134690A true JPH05134690A (ja) | 1993-05-28 |
| JP2679511B2 JP2679511B2 (ja) | 1997-11-19 |
Family
ID=12446128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035594A Expired - Lifetime JP2679511B2 (ja) | 1992-01-27 | 1992-01-27 | 残響音付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679511B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518563A (ja) * | 2004-10-26 | 2008-05-29 | バーウエン，リチヤード・エス | 自然でない反響 |
| EP2149876A1 (en) * | 2008-07-29 | 2010-02-03 | Yamaha Corporation | Reverberation applying device and corresponding program |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092722A (ja) * | 1973-12-07 | 1975-07-24 | ||
| JPS5611495A (en) * | 1979-07-09 | 1981-02-04 | Matsushita Electric Ind Co Ltd | Echo attaching apparatus |
-
1992
- 1992-01-27 JP JP4035594A patent/JP2679511B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5092722A (ja) * | 1973-12-07 | 1975-07-24 | ||
| JPS5611495A (en) * | 1979-07-09 | 1981-02-04 | Matsushita Electric Ind Co Ltd | Echo attaching apparatus |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518563A (ja) * | 2004-10-26 | 2008-05-29 | バーウエン，リチヤード・エス | 自然でない反響 |
| JP4810541B2 (ja) * | 2004-10-26 | 2011-11-09 | バーウエン，リチヤード・エス | 自然でない反響 |
| EP2149876A1 (en) * | 2008-07-29 | 2010-02-03 | Yamaha Corporation | Reverberation applying device and corresponding program |
| US8351615B2 (en) | 2008-07-29 | 2013-01-08 | Yamaha Corporation | Impulse response processing device, reverberation applying device and program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679511B2 (ja) | 1997-11-19 |
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