JPH0496422A - 分周器 - Google Patents
分周器Info
- Publication number
- JPH0496422A JPH0496422A JP21212190A JP21212190A JPH0496422A JP H0496422 A JPH0496422 A JP H0496422A JP 21212190 A JP21212190 A JP 21212190A JP 21212190 A JP21212190 A JP 21212190A JP H0496422 A JPH0496422 A JP H0496422A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- clock
- signal
- counter
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高周波信号を分周して所定周波数の信号を得
る分周器に関する。
る分周器に関する。
［従来の技術］
従来、周波数ｆのクロックＣＫ、を基に、周波数ｆの半
周期タイミングにて、旧ｇｈ／Ｌｏｗが切り換わる分周
信号を必要とする場合がある。このような場合、−旦ｍ
−２倍の逓倍信号Ｉ！ｆを発生させた上で（倍精度化と
いい、［Ｉｆは前記クロックＣＫ１の１周期内に２倍の
パルス数を有する）、逓倍信号Ｉｌｒのパルスを所望周
波数に応じてｎ個カウントすることにより分周信号（ｍ
／ｎ）Ｘｆを発生させていた。
周期タイミングにて、旧ｇｈ／Ｌｏｗが切り換わる分周
信号を必要とする場合がある。このような場合、−旦ｍ
−２倍の逓倍信号Ｉ！ｆを発生させた上で（倍精度化と
いい、［Ｉｆは前記クロックＣＫ１の１周期内に２倍の
パルス数を有する）、逓倍信号Ｉｌｒのパルスを所望周
波数に応じてｎ個カウントすることにより分周信号（ｍ
／ｎ）Ｘｆを発生させていた。
第３図は従来の分周器の一例を示す回路図であり、第４
図はそのタイミングチャートである。第３図において、
１０は逓倍回路であり、Ｄ−ＦＦ１２．１４，１６、イ
ンバータ１８、ＯＲゲート２０等から構成されている。
図はそのタイミングチャートである。第３図において、
１０は逓倍回路であり、Ｄ−ＦＦ１２．１４，１６、イ
ンバータ１８、ＯＲゲート２０等から構成されている。
２２はカウンタであり、逓倍信号ｉｆのパルスをカウン
トし、パルスｎ個毎に旧ｇｈ／Ｌｏｗが切り換わる分周
信号（ｍ／ｎ）×ｆを出力する。逓倍信号ｍｆの発生に
は、クロックＣＫ より高周波数のクロックＣＩ（２
が必要とされ、第４図に示すように、クロックＣＫ１の
立上がりおよび立下がりタイミングに同期して逓倍信号
Ｉｎｆが発生される。
トし、パルスｎ個毎に旧ｇｈ／Ｌｏｗが切り換わる分周
信号（ｍ／ｎ）×ｆを出力する。逓倍信号ｍｆの発生に
は、クロックＣＫ より高周波数のクロックＣＩ（２
が必要とされ、第４図に示すように、クロックＣＫ１の
立上がりおよび立下がりタイミングに同期して逓倍信号
Ｉｎｆが発生される。
また、第５図の回路によっても第６図に示すように、逓
倍信号ｌ１ｌｆを発生することができる。すなわち、ク
ロックＣＫ１をゲート遅延回路３０またはＣＫ遅延回路
３２で遅らせて、ＥＸＯＲゲート３４にてクロックＣＫ
と遅延信号ＣＫＤの排他的論理和をとり、逓倍信号
ｌｌ１ｆを発生していた。
倍信号ｌ１ｌｆを発生することができる。すなわち、ク
ロックＣＫ１をゲート遅延回路３０またはＣＫ遅延回路
３２で遅らせて、ＥＸＯＲゲート３４にてクロックＣＫ
と遅延信号ＣＫＤの排他的論理和をとり、逓倍信号
ｌｌ１ｆを発生していた。
［発明が解決しようとする課題］
しかしながら、上記したような従来の分周技術において
、第３図および第４図に示したように、カウントするク
ロックＣＫ、より早いクロックＣＫ２を用いる場合には
、そのシステムで用いている最高速のクロック、例えば
クロックＣＫ ２について逓倍することはできなかった
。
、第３図および第４図に示したように、カウントするク
ロックＣＫ、より早いクロックＣＫ２を用いる場合には
、そのシステムで用いている最高速のクロック、例えば
クロックＣＫ ２について逓倍することはできなかった
。
また、第５図および第６図に示したように、遅延回路を
用いる場合には、逓倍後のデユーティ精度が不安定にな
るという欠点があった。
用いる場合には、逓倍後のデユーティ精度が不安定にな
るという欠点があった。
そして、上記の逓倍技術を用いる従来技術では、基本的
にクロックＣＫ、の周波数を倍にするので、次段カウン
タ２２において、カウンタ素子の動作がクロック速度に
追いつかない等、処理スピードに問題が出てくる虞れが
あった。
にクロックＣＫ、の周波数を倍にするので、次段カウン
タ２２において、カウンタ素子の動作がクロック速度に
追いつかない等、処理スピードに問題が出てくる虞れが
あった。
この発明は、上記従来技術の課題を解決するためになさ
れたものであり、その目的は、逓倍技術を用いずに分周
精度を倍に設定できる分周器を提供することにある。
れたものであり、その目的は、逓倍技術を用いずに分周
精度を倍に設定できる分周器を提供することにある。
［課題を解決するための手段］
上記目的を達成するために本発明に係る分周器は、クロ
ック信号のパルスをカウントするカウンタを含み、この
カウント値が所定値に達する毎に、カウント所要時間に
対応したパルス幅を有する分周信号を発生する分周器に
おいて、前記クロック信号の立上がりおよび立下がりタ
イミングに同期して該クロック信号と同位相のクロック
信号を出力する第１のクロック発生回路と、前記クロッ
ク信号の立下がりおよび立上がりタイミングに同期して
該クロック信号と逆位相のクロック信号を出力する第２
のクロック発生回路と、前記カウンタがカウントアツプ
した時点て第１または第２のクロック発生回路を交互に
動作／不動作とし、前記カウンタに入力されるクロック
信号を第１または第２のクロック信号のいずれか一方に
切換える切換回路と、を含むことを特徴とする。
ック信号のパルスをカウントするカウンタを含み、この
カウント値が所定値に達する毎に、カウント所要時間に
対応したパルス幅を有する分周信号を発生する分周器に
おいて、前記クロック信号の立上がりおよび立下がりタ
イミングに同期して該クロック信号と同位相のクロック
信号を出力する第１のクロック発生回路と、前記クロッ
ク信号の立下がりおよび立上がりタイミングに同期して
該クロック信号と逆位相のクロック信号を出力する第２
のクロック発生回路と、前記カウンタがカウントアツプ
した時点て第１または第２のクロック発生回路を交互に
動作／不動作とし、前記カウンタに入力されるクロック
信号を第１または第２のクロック信号のいずれか一方に
切換える切換回路と、を含むことを特徴とする。
［作用コ
上記構成を有する本発明の分周器によれば、クロック信
号の位相を切り換える毎に、第１のパルスが発生ずるま
でにクロック信号の半周切分の遅延が発生し、この半周
期遅延分を含んでカウントすることにより倍精度カウン
ト動作と同等の分周信号を得ることができる。
号の位相を切り換える毎に、第１のパルスが発生ずるま
でにクロック信号の半周切分の遅延が発生し、この半周
期遅延分を含んでカウントすることにより倍精度カウン
ト動作と同等の分周信号を得ることができる。
［実施例］
以下、図面に基づいて本発明の好適な実施例を説明する
。
。
第１図は本発明に係る分周器の一実施例を示す回路図で
あり、第２図はそのタイミングチャートである。
あり、第２図はそのタイミングチャートである。
第１図において、４０は第１のクロック発生回路で、イ
ンバータ４２、Ｄ−ＦＦ４４ ４６４８、ＡＮＤゲート
５０等がら構成されている。
ンバータ４２、Ｄ−ＦＦ４４ ４６４８、ＡＮＤゲート
５０等がら構成されている。
第１のタロツク信号発生回路４０は、第２図に示すよう
に、クロック信号ＣＫ、の立上がりおよび立下がりタイ
ミングに同期して、クロックＣＫ 。
に、クロック信号ＣＫ、の立上がりおよび立下がりタイ
ミングに同期して、クロックＣＫ 。
と同位相のクロック信号ＣＫＡを発生する。
５２１；ｉ第２のクロック信号発生回路で、インバータ
５４，５６，５８、Ｄ−ＦＦ６０，６２６４、ＡＮＤゲ
ート６６等から構成されている。
５４，５６，５８、Ｄ−ＦＦ６０，６２６４、ＡＮＤゲ
ート６６等から構成されている。
第２のクロック発生回路５２は、第２図に示すように、
クロック信号ＣＫ１の立下がりおよび立上がりタイミン
グに同期して、クロック信号ｃＫ１と逆位相のクロック
信号ＣＫＢを発生する。
クロック信号ＣＫ１の立下がりおよび立上がりタイミン
グに同期して、クロック信号ｃＫ１と逆位相のクロック
信号ＣＫＢを発生する。
６８はＯＲゲートで、上記クロック信号ＣＫ ｔ。
およびＣＫＢの合成りロック信号ＣＫｃをカウンタ２２
に出力する。カウンタ２２は、例えば３分周回路として
、Ｄ−ＦＦ７０．７２、ＮＡＮＤゲト７４等から構成さ
れている。なお、カウンタ２２は、３分周回路の一例を
示すものであるが、本発明はこれに限定されるものでは
なく、所望の分周数（−ｎ）に応じて任意に設定できる
ことは当然である。
に出力する。カウンタ２２は、例えば３分周回路として
、Ｄ−ＦＦ７０．７２、ＮＡＮＤゲト７４等から構成さ
れている。なお、カウンタ２２は、３分周回路の一例を
示すものであるが、本発明はこれに限定されるものでは
なく、所望の分周数（−ｎ）に応じて任意に設定できる
ことは当然である。
７６は切換え回路で、カウンタ２２がカウントアツプし
た時点で第１または第２のクロック発生回路４０．５２
を交互に動作／不動作とする切換え信号ＣＫ ｓを出力
し、カウンタ２２に入力されるクロック信号を、第１ま
たは第２のクロック信号ＣＫ またはＣＫＢ（すなわ
ち、合成信号＾ ＣＫｃ）のいずれか一方に切換える。
た時点で第１または第２のクロック発生回路４０．５２
を交互に動作／不動作とする切換え信号ＣＫ ｓを出力
し、カウンタ２２に入力されるクロック信号を、第１ま
たは第２のクロック信号ＣＫ またはＣＫＢ（すなわ
ち、合成信号＾ ＣＫｃ）のいずれか一方に切換える。
上記構成において、例えば切換え信号ＣＫ８が）１１ｇ
ｈのとき第１のクロック発生回路４０が動作し、Ｌｏｗ
のとき第２のクロック発生回路５２が動作するものとす
る。第２図において、第１のクロック信号ＣＫＡ （合
成りロック信号ＣＫｃ）がカウンタ２２に入力されると
、カウンタ２２はそのパルスを■→■→■のようにカウ
ントする。分周数ｎ−３によりパルス■がカウントされ
ると、カウントアツプ信号Ｃｏｕｔが出力される。そし
て、カウントアツプ信号Ｃｏｕｔの立下がりに同期して
切換え回路７６における切換え信号ＣＫ８がＬｏｗにな
り、第１のクロック発生回路４０に代って第２のクロッ
ク発生回路５２がＯＮになる。第２のクロック発生回路
５２からは、第２のクロック信号ＣＫＢが発生され、こ
のクロック信号ＣＫＢ （合成りロック信号ＣＫｏ）が
上記同様にカウンタ２２においてカウントされる。そし
て、カウンタ２２がカウントアツプした時点で、第１お
よび第２のクロック発生回路４０と５２の切換え動作が
繰り返される。
ｈのとき第１のクロック発生回路４０が動作し、Ｌｏｗ
のとき第２のクロック発生回路５２が動作するものとす
る。第２図において、第１のクロック信号ＣＫＡ （合
成りロック信号ＣＫｃ）がカウンタ２２に入力されると
、カウンタ２２はそのパルスを■→■→■のようにカウ
ントする。分周数ｎ−３によりパルス■がカウントされ
ると、カウントアツプ信号Ｃｏｕｔが出力される。そし
て、カウントアツプ信号Ｃｏｕｔの立下がりに同期して
切換え回路７６における切換え信号ＣＫ８がＬｏｗにな
り、第１のクロック発生回路４０に代って第２のクロッ
ク発生回路５２がＯＮになる。第２のクロック発生回路
５２からは、第２のクロック信号ＣＫＢが発生され、こ
のクロック信号ＣＫＢ （合成りロック信号ＣＫｏ）が
上記同様にカウンタ２２においてカウントされる。そし
て、カウンタ２２がカウントアツプした時点で、第１お
よび第２のクロック発生回路４０と５２の切換え動作が
繰り返される。
ところで、第２図のパルス■、■、■のカウント所要時
間から明らかなように、上記切換え動作が行われると、
切換え後、第１のパルス■をカウントするために要する
時間には、クロック信号ＣＫ、の半周期（−Ｔ／２）分
の遅延時間が含まれている。すなわち、カウンタ２２に
よって３パルスをカウントすることは、実質的に３．５
パルスをカウントしたことと等しくなる。従って、倍精
度（クロック信号ＣＫ１の半周期の精度）にて、分周信
号のパルス幅を規定することができる。
間から明らかなように、上記切換え動作が行われると、
切換え後、第１のパルス■をカウントするために要する
時間には、クロック信号ＣＫ、の半周期（−Ｔ／２）分
の遅延時間が含まれている。すなわち、カウンタ２２に
よって３パルスをカウントすることは、実質的に３．５
パルスをカウントしたことと等しくなる。従って、倍精
度（クロック信号ＣＫ１の半周期の精度）にて、分周信
号のパルス幅を規定することができる。
なお、上記実施例中、カウンタ２２からは１パルスのカ
ウントアツプ信号Ｃｏｕｔが出力されるように説明した
が、カウンタ２２から直接分周信号を出力するようにし
ても構わない。この場合、切替え回路７６がカウンタ２
２に含まれる構成となる。つまり、本実施例で説明した
切換え回路７６の切換え信号ＣＫｓが、所望パルス幅を
有する本発明の分周信号に該当しているわけである。
ウントアツプ信号Ｃｏｕｔが出力されるように説明した
が、カウンタ２２から直接分周信号を出力するようにし
ても構わない。この場合、切替え回路７６がカウンタ２
２に含まれる構成となる。つまり、本実施例で説明した
切換え回路７６の切換え信号ＣＫｓが、所望パルス幅を
有する本発明の分周信号に該当しているわけである。
このように、本発明によれば、逓倍技術を用いなくても
クロック信号ＣＫ、に対して倍精度な分周信号が得られ
る。
クロック信号ＣＫ、に対して倍精度な分周信号が得られ
る。
［発明の効果］
以上説明したように本発明の分周器によれば、第１およ
び第２のクロック発生回路を切り換えるこトニよって、
第１パルスのカウント所要時間にクロック信号の半周期
相当分の遅延時間が含まれ、分周信号のパルス幅を倍精
度、すなわちクロック信号の半周期単位で規定すること
ができる。
び第２のクロック発生回路を切り換えるこトニよって、
第１パルスのカウント所要時間にクロック信号の半周期
相当分の遅延時間が含まれ、分周信号のパルス幅を倍精
度、すなわちクロック信号の半周期単位で規定すること
ができる。
また、逓倍技術を必要とせず、カウンタに入力されるク
ロック信号のパルス幅は元々のクロック信号のパルス幅
と同じなので、カウンタ段の処理スピードを特に考慮す
る必要はなくなる。
ロック信号のパルス幅は元々のクロック信号のパルス幅
と同じなので、カウンタ段の処理スピードを特に考慮す
る必要はなくなる。
第１図は本発明に係る分周器の一実施例を示す回路図、
第２図（ａ）〜（ｈ）は、第１図の動作を示すタイミン
グチャート、 第３図は従来の分周器の一例を示す回路図、第４図（ａ
）、（ｂ）は第３図の動作を示すタイミングチャート、 第５図は従来の逓倍回路の他の例を示す回路図、第６図
（ａ）〜（Ｃ）は第５図の動作を示すタイミングチャー
トである。 ２２ ・・・ カウンタ ４０ ・・・ 第１のクロック発生回路５２ ・・・
第２のクロック発生回路７６ ・・・ 切換え回路
グチャート、 第３図は従来の分周器の一例を示す回路図、第４図（ａ
）、（ｂ）は第３図の動作を示すタイミングチャート、 第５図は従来の逓倍回路の他の例を示す回路図、第６図
（ａ）〜（Ｃ）は第５図の動作を示すタイミングチャー
トである。 ２２ ・・・ カウンタ ４０ ・・・ 第１のクロック発生回路５２ ・・・
第２のクロック発生回路７６ ・・・ 切換え回路
Claims (1)
- 【特許請求の範囲】 クロック信号のパルスをカウントするカウンタを含み
、このカウント値が所定値に達する毎に、カウント所要
時間に対応したパルス幅を有する分周信号を発生する分
周器において、 前記クロック信号の立上がりおよび立下がりタイミング
に同期して該クロック信号と同位相のクロック信号を出
力する第１のクロック発生回路と、前記クロック信号の
立下がりおよび立上がりタイミングに同期して該クロッ
ク信号と逆位相のクロック信号を出力する第２のクロッ
ク発生回路と、前記カウンタがカウントアップした時点
で第１または第２のクロック発生回路を交互に動作／不
動作とし、前記カウンタに入力されるクロック信号を第
１または第２のクロック信号のいずれか一方に切換える
切換回路と、を含むことを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212190A JP2641964B2 (ja) | 1990-08-10 | 1990-08-10 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21212190A JP2641964B2 (ja) | 1990-08-10 | 1990-08-10 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496422A true JPH0496422A (ja) | 1992-03-27 |
| JP2641964B2 JP2641964B2 (ja) | 1997-08-20 |
Family
ID=16617230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21212190A Expired - Lifetime JP2641964B2 (ja) | 1990-08-10 | 1990-08-10 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641964B2 (ja) |
-
1990
- 1990-08-10 JP JP21212190A patent/JP2641964B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641964B2 (ja) | 1997-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914460B1 (en) | Counter-based clock doubler circuits and methods | |
| US3911368A (en) | Phase interpolating apparatus and method | |
| US7236557B1 (en) | Counter-based clock multiplier circuits and methods | |
| GB2259620A (en) | Odd-number frequency divider with square wave output | |
| US6906571B1 (en) | Counter-based phased clock generator circuits and methods | |
| US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
| JPH0496422A (ja) | 分周器 | |
| JPS6315517A (ja) | クロツク発生回路 | |
| JP2841360B2 (ja) | タイミング・ジエネレータ | |
| US10516413B2 (en) | Digital-to-time converter and information processing apparatus | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPH04127617A (ja) | 位相差パルス信号の分周装置 | |
| JPH0770996B2 (ja) | ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置 | |
| JP2689539B2 (ja) | 分周器 | |
| SU1128390A1 (ru) | Делитель частоты следовани импульсов | |
| JPH06152347A (ja) | 多相クロック生成回路 | |
| RU1829111C (ru) | Устройство дл умножени частоты | |
| JPH0277914A (ja) | 多相クロック発生回路 | |
| KR0178298B1 (ko) | 클럭 더블링 발진기 | |
| JP3427939B2 (ja) | 遅延回路 | |
| JPS6242617A (ja) | 奇数分周カウンタ | |
| JPH01251916A (ja) | 多相パルス発生回路 | |
| JPS588612B2 (ja) | デイジタル位相比較器 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JP2959420B2 (ja) | 位相比較回路 |