JPH0485936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0485936A JPH0485936A JP20176790A JP20176790A JPH0485936A JP H0485936 A JPH0485936 A JP H0485936A JP 20176790 A JP20176790 A JP 20176790A JP 20176790 A JP20176790 A JP 20176790A JP H0485936 A JPH0485936 A JP H0485936A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置の製造方法に関し、特にバイポ
ーラ型の半導体装置の製造方法に関するものである。
ーラ型の半導体装置の製造方法に関するものである。
第２図は例えば、第１９同面体素子コンファレンス予稿
集ｐ、３３１に示されているバイポーラトランジスタの
断面図である。図において、１はＳｉ基板、２はｎ型埋
込み層、３はｎ型エピタキシャル層、４は素子分離絶縁
膜、５は窒化膜、６は多結晶シリコンを用いたベース電
極、７はベース拡散層、８はｎ型拡散層、９はエミッタ
拡散層、１０は絶縁酸化膜、１１は多結晶シリコンを用
いたエミッタ電極、２０はベース金属配線、２１はエミ
ッタ金属配線である。
集ｐ、３３１に示されているバイポーラトランジスタの
断面図である。図において、１はＳｉ基板、２はｎ型埋
込み層、３はｎ型エピタキシャル層、４は素子分離絶縁
膜、５は窒化膜、６は多結晶シリコンを用いたベース電
極、７はベース拡散層、８はｎ型拡散層、９はエミッタ
拡散層、１０は絶縁酸化膜、１１は多結晶シリコンを用
いたエミッタ電極、２０はベース金属配線、２１はエミ
ッタ金属配線である。
次にこのトランジスタの特徴について述べる。
ベース電極６とエミッタ電極１１が絶縁膜１０を介して
セルファラインで形成されているため、ベース拡散層７
の占める領域が非常に小さく、そのためコレクタとベー
スのｐｎ接合によって作られる寄生容量ＣｔＣが非常に
小さいものとなっている。
セルファラインで形成されているため、ベース拡散層７
の占める領域が非常に小さく、そのためコレクタとベー
スのｐｎ接合によって作られる寄生容量ＣｔＣが非常に
小さいものとなっている。
さらに、ベース拡散層７の下部にｎ型エピタキシャル層
３より高濃度のｎ型拡散層８を設けることによってベー
ス幅を狭くし、カーク効果を抑えている。これによって
電子がベース中を走る時間を短縮でき、高速動作が可能
である。
３より高濃度のｎ型拡散層８を設けることによってベー
ス幅を狭くし、カーク効果を抑えている。これによって
電子がベース中を走る時間を短縮でき、高速動作が可能
である。
しかしながら、従来の半導体装置においては、ベース・
コレクタ間の寄生容量という観点がら見ると１エミツタ
直下のｎ型層８の濃度が高いため空乏層の延びは抑制さ
れ、ｎ型層８が無いときよりもＣｔＣが大きくなると考
えられる。これは、高速動作を阻害するものであり、特
に低電流領域での使用に際して速度の低下が顕著となる
。
コレクタ間の寄生容量という観点がら見ると１エミツタ
直下のｎ型層８の濃度が高いため空乏層の延びは抑制さ
れ、ｎ型層８が無いときよりもＣｔＣが大きくなると考
えられる。これは、高速動作を阻害するものであり、特
に低電流領域での使用に際して速度の低下が顕著となる
。
この発明は上記のような問題点を解消するためになされ
たもので、ベース層を浅くすると同時にベース・コレク
タ間の寄生容量をさらに減少させることのできる半導体
装置の製造方法を得ることを目的とする。
たもので、ベース層を浅くすると同時にベース・コレク
タ間の寄生容量をさらに減少させることのできる半導体
装置の製造方法を得ることを目的とする。
本発明にかかる半導体装置の製造方法は、半導体基板上
に第２導電型のコレクタ領域を形成するとともに、さら
にこの上に第ｉｇｔ型のベース領域を形成する工程、全
面に第１の導電膜を堆積し、さらにその上に第１の絶縁
膜を介して第２の導電膜を堆積する工程、エミッタ形成
領域にのみ前記第２の導電膜の一部を残す工程、残存し
ている第２の導電膜をマスクとして前記ベース領域とコ
レクタ領域の界面に酸素イオンを注入する工程、全面に
第２の絶縁膜を堆積し該第２の絶縁膜をエッチバックし
て前記第２の導電膜表面を露出させる工程、第２の導電
膜を除去するとともに、さらにその下部の第１の絶縁膜
と第１の導電膜を除去して開孔部を形成する工程、熱処
理により前記酸素イオンを注入箇所に酸化膜を形成する
工程、前記開孔部の側面に絶縁膜を設け、該絶縁膜をマ
スクとするイオン注入により前記ベース領域とコレクタ
領域の界面に第２導電型の高濃度不純物拡散領域を形成
する工程、前記開孔部に露出しているベース領域の表層
に第２導電型の不純物を導入し、第２導電型のエミッタ
領域を形成する工程とを含むことを特徴とするものであ
る。
に第２導電型のコレクタ領域を形成するとともに、さら
にこの上に第ｉｇｔ型のベース領域を形成する工程、全
面に第１の導電膜を堆積し、さらにその上に第１の絶縁
膜を介して第２の導電膜を堆積する工程、エミッタ形成
領域にのみ前記第２の導電膜の一部を残す工程、残存し
ている第２の導電膜をマスクとして前記ベース領域とコ
レクタ領域の界面に酸素イオンを注入する工程、全面に
第２の絶縁膜を堆積し該第２の絶縁膜をエッチバックし
て前記第２の導電膜表面を露出させる工程、第２の導電
膜を除去するとともに、さらにその下部の第１の絶縁膜
と第１の導電膜を除去して開孔部を形成する工程、熱処
理により前記酸素イオンを注入箇所に酸化膜を形成する
工程、前記開孔部の側面に絶縁膜を設け、該絶縁膜をマ
スクとするイオン注入により前記ベース領域とコレクタ
領域の界面に第２導電型の高濃度不純物拡散領域を形成
する工程、前記開孔部に露出しているベース領域の表層
に第２導電型の不純物を導入し、第２導電型のエミッタ
領域を形成する工程とを含むことを特徴とするものであ
る。
また、さらに本発明に係る半導体装置の製造方法は、半
導体基板上に第２導電型のコレクタ領域を形成する工程
、全面に第１の導電膜を堆積し、さらにその上に第１の
絶縁膜を介して第２の導電膜を堆積する工程、エミッタ
形成領域にのみ前記第２の導電膜の一部を残す工程、残
存している第２の導電膜をマスクとして酸素イオンを注
入し熱処理により前記コレクタ領域内に酸化膜を形成す
る工程、全面に第２の絶縁膜を堆積し、該第２の絶縁膜
をエッチバックして前記第２の導電膜表面を露出させる
工程、第２の導電膜を除去するとともにさらにその下部
の第１の絶縁膜と第１の導電膜を除去して開孔部を形成
し、不純物導入により前記コレクタ領域内に前記酸化膜
に達する第１導電型のベース領域を形成する工程、前記
開孔部の側面に絶縁膜を設け、該絶縁膜をマスクとする
イオン注入により前記ベース領域とコレクタ領域の界面
に第２導電型の高濃度不純物拡散領域を形成する工程、
前記開孔部に露出しているベース領域の表層に第２導電
型の不純物を導入し、第２導電型のエミッタ領域を形成
する工程とを含むことを特徴とするものである。
導体基板上に第２導電型のコレクタ領域を形成する工程
、全面に第１の導電膜を堆積し、さらにその上に第１の
絶縁膜を介して第２の導電膜を堆積する工程、エミッタ
形成領域にのみ前記第２の導電膜の一部を残す工程、残
存している第２の導電膜をマスクとして酸素イオンを注
入し熱処理により前記コレクタ領域内に酸化膜を形成す
る工程、全面に第２の絶縁膜を堆積し、該第２の絶縁膜
をエッチバックして前記第２の導電膜表面を露出させる
工程、第２の導電膜を除去するとともにさらにその下部
の第１の絶縁膜と第１の導電膜を除去して開孔部を形成
し、不純物導入により前記コレクタ領域内に前記酸化膜
に達する第１導電型のベース領域を形成する工程、前記
開孔部の側面に絶縁膜を設け、該絶縁膜をマスクとする
イオン注入により前記ベース領域とコレクタ領域の界面
に第２導電型の高濃度不純物拡散領域を形成する工程、
前記開孔部に露出しているベース領域の表層に第２導電
型の不純物を導入し、第２導電型のエミッタ領域を形成
する工程とを含むことを特徴とするものである。
この発明による半導体装置の製造方法は、二層多結晶シ
リコンの長所である自己整合プロセスに適用し、自己整
合的にベース・コレクタ接合部において、実際にバイポ
ーラ動作を行う領域には高濃度の第２導電形不純物拡散
層を、それ以外の領域には絶縁層（酸化膜）を設けたの
で、不要なベース・コレクタの寄生領域を減らすことが
でき、寄生容量を減少させることができ、素子の高速動
作が可能となる。
リコンの長所である自己整合プロセスに適用し、自己整
合的にベース・コレクタ接合部において、実際にバイポ
ーラ動作を行う領域には高濃度の第２導電形不純物拡散
層を、それ以外の領域には絶縁層（酸化膜）を設けたの
で、不要なベース・コレクタの寄生領域を減らすことが
でき、寄生容量を減少させることができ、素子の高速動
作が可能となる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（ｉ）は本発明の一実施例による半導体
装置の製造方法を示すもので、図において、１はＳｔ基
板、２はｎ型埋込み層、３はｎ型エピタキシャル層、４
は素子分離絶縁膜、６は多結晶シリコンを用いたベース
電極、７１は高濃度の外部ベース領域、７２は内部ベー
ス層、８はｎ型拡散層、８０は絶縁層、９はエミッタ拡
散層、１０１，１０２．１０３はそれぞれ絶縁酸化膜、
１１は多結晶シリコンを用いたエミッタ電極、２０はベ
ース金属配線、２１はエミッタ金属配線である。また２
００はベース・コレクタ界面のうちバイポーラ動作に寄
与しない領域、２０１はバイポーラ動作に寄与する領域
である。
装置の製造方法を示すもので、図において、１はＳｔ基
板、２はｎ型埋込み層、３はｎ型エピタキシャル層、４
は素子分離絶縁膜、６は多結晶シリコンを用いたベース
電極、７１は高濃度の外部ベース領域、７２は内部ベー
ス層、８はｎ型拡散層、８０は絶縁層、９はエミッタ拡
散層、１０１，１０２．１０３はそれぞれ絶縁酸化膜、
１１は多結晶シリコンを用いたエミッタ電極、２０はベ
ース金属配線、２１はエミッタ金属配線である。また２
００はベース・コレクタ界面のうちバイポーラ動作に寄
与しない領域、２０１はバイポーラ動作に寄与する領域
である。
次に、本発明の製造方法を順に述べる。
まず第１図（ａ）において、Ｐ型シリコン基板１上にｎ
型埋め込みコレクタ層２を形成した後、ｎ型エピタキシ
ャル層３を堆積する。その後、分離領域の絶縁酸化膜４
およびチャネルカット層４０を形成する。さらに、内部
ベース７２をイオン注入および熱処理等の手段で形成す
る。
型埋め込みコレクタ層２を形成した後、ｎ型エピタキシ
ャル層３を堆積する。その後、分離領域の絶縁酸化膜４
およびチャネルカット層４０を形成する。さらに、内部
ベース７２をイオン注入および熱処理等の手段で形成す
る。
このＳｔ基板１上に、第１図（ｂ）で示すように第１の
多結晶シリコン６、第１の絶縁膜１０１、第２の多結晶
シリコン膜６０をそれぞれ２０００人。
多結晶シリコン６、第１の絶縁膜１０１、第２の多結晶
シリコン膜６０をそれぞれ２０００人。
５００人、１００００人程度堆程度る。
次に、将来エミッタを形成する領域の上部に残るように
、異方性エツチングを用いて、上記第２の多結晶シリコ
ン膜６ｏをエツチングする。しかル後に、バイポーラ動
作に寄与しないベース・コレクタ界面２００にその射影
飛程が達するようなエネルギーで、高ドーズ（およソ１
０ ”ｃｍ−”） （７）酸素注入を行う。さらに、第
１の多結晶シリコン６中にとどまるエネルギーで約”
１０１ＳＣ１１−”のＢ゛またはＢＦ、”の注入を行う
（第１図（Ｃ））。
、異方性エツチングを用いて、上記第２の多結晶シリコ
ン膜６ｏをエツチングする。しかル後に、バイポーラ動
作に寄与しないベース・コレクタ界面２００にその射影
飛程が達するようなエネルギーで、高ドーズ（およソ１
０ ”ｃｍ−”） （７）酸素注入を行う。さらに、第
１の多結晶シリコン６中にとどまるエネルギーで約”
１０１ＳＣ１１−”のＢ゛またはＢＦ、”の注入を行う
（第１図（Ｃ））。
次に第１図（ｄ）に示すように、全面にＣＶＤの酸化膜
１０２を約８００ｏ人堆積し、その表面にフォトレジス
ト３００を塗布する。フォトレジスト３００は表面が平
らであるため、フォトレジスト３００とＣＶＤ酸化膜１
０２のエツチングレートの等しい異方性エツチング、す
なわちエッチバックを用いれば、第１図（ｅ）に示すよ
うに第２の多結晶シリコン６０上の絶縁膜１０２のみを
取り除くことができる。
１０２を約８００ｏ人堆積し、その表面にフォトレジス
ト３００を塗布する。フォトレジスト３００は表面が平
らであるため、フォトレジスト３００とＣＶＤ酸化膜１
０２のエツチングレートの等しい異方性エツチング、す
なわちエッチバックを用いれば、第１図（ｅ）に示すよ
うに第２の多結晶シリコン６０上の絶縁膜１０２のみを
取り除くことができる。
次に第１図げ）に示すように、この多結晶シリコン６０
を除去したのち、その下部に露出される絶縁膜１０１を
エツチングし、さらにその下部に露出される多結晶シリ
コン６をもエツチング除去する。さらに熱処理を施すこ
とによって、ベース・コレクタ接合界面に注入された酸
素によって酸化膜８０を形成するとともにＰ型不純物の
導入された第１の多結晶シリコン６より高濃度のＰ型不
純物拡散層７１を拡散する。これは外部ベースとして働
く。
を除去したのち、その下部に露出される絶縁膜１０１を
エツチングし、さらにその下部に露出される多結晶シリ
コン６をもエツチング除去する。さらに熱処理を施すこ
とによって、ベース・コレクタ接合界面に注入された酸
素によって酸化膜８０を形成するとともにＰ型不純物の
導入された第１の多結晶シリコン６より高濃度のＰ型不
純物拡散層７１を拡散する。これは外部ベースとして働
く。
その後、第１図（２）に示すように全面に絶縁膜を約３
００人を堆積して、Ｓｉ全面を異方性エツチングする方
法で、第１図（ｆ）で開口した領域の側面に絶縁膜のサ
イドウオール１０３を形成する。今度は、バイポーラ動
作が行われるベース・コレクタ接合界面２０１に射影飛
程がくるように、リンイオン等のｎ型不純物を約４ Ｘ
１０ ”ＣＩ−”のドーズ量で注入する。
００人を堆積して、Ｓｉ全面を異方性エツチングする方
法で、第１図（ｆ）で開口した領域の側面に絶縁膜のサ
イドウオール１０３を形成する。今度は、バイポーラ動
作が行われるベース・コレクタ接合界面２０１に射影飛
程がくるように、リンイオン等のｎ型不純物を約４ Ｘ
１０ ”ＣＩ−”のドーズ量で注入する。
最後にエミッタ電極となる第３の多結晶シリコン１１を
堆積し、Ａｓ等のｎ型不純物をその多結晶シリコン１１
内にドーピングしておき、熱処理によってｎ型不純物を
拡散することでエミッタ拡散層９を形成する。このとき
の熱処理でベース下のｎ型拡散層８も形成される。エミ
ッタ電極ＩＩをバターニングしく第１図（ハ））、さら
にベースのコンタクトを開孔して、金属配線２０．２１
を行うことによって、第１図（ｉ）に示した半導体装置
が作製される。
堆積し、Ａｓ等のｎ型不純物をその多結晶シリコン１１
内にドーピングしておき、熱処理によってｎ型不純物を
拡散することでエミッタ拡散層９を形成する。このとき
の熱処理でベース下のｎ型拡散層８も形成される。エミ
ッタ電極ＩＩをバターニングしく第１図（ハ））、さら
にベースのコンタクトを開孔して、金属配線２０．２１
を行うことによって、第１図（ｉ）に示した半導体装置
が作製される。
このような本実施例では従来の工程に対してマスク合わ
せ工程を増すことなく、自己整合的にコレクタ・ベース
接合界面の寄生領域となる領域２００には酸化膜を形成
できるともに、バイポーラ動作を行うエミッタ直下の領
域２０１には高濃度のｎ型拡散層を形成することができ
、これによりさらに不要なベース・コレクタの寄生領域
を減らすことができ、素子の高速化を図ることができる
。
せ工程を増すことなく、自己整合的にコレクタ・ベース
接合界面の寄生領域となる領域２００には酸化膜を形成
できるともに、バイポーラ動作を行うエミッタ直下の領
域２０１には高濃度のｎ型拡散層を形成することができ
、これによりさらに不要なベース・コレクタの寄生領域
を減らすことができ、素子の高速化を図ることができる
。
なお、上記実施例では、所望の構造を得るために、第１
図（ｆ）に示された工程の熱処理によって、埋め込まれ
た酸化膜層８０を形成している。しかしながら、本方法
で良好な絶縁膜を形成するためには非常に高温の１００
０℃ないし１２００°Ｃの熱処理が必要となり、そのた
めベース層７２や外部ベース層７１が拡散してしまい、
浅い接合の形成に支障をきたす場合もある。
図（ｆ）に示された工程の熱処理によって、埋め込まれ
た酸化膜層８０を形成している。しかしながら、本方法
で良好な絶縁膜を形成するためには非常に高温の１００
０℃ないし１２００°Ｃの熱処理が必要となり、そのた
めベース層７２や外部ベース層７１が拡散してしまい、
浅い接合の形成に支障をきたす場合もある。
この点を考慮した、本発明の第２の実施例による半導体
装置の製造方法を以下に示す。
装置の製造方法を以下に示す。
第１図（ａ）に示しているベース層７２の形成はこの段
階では行わずに工程を進め、第１図（Ｃ）の工程の酸素
イオン注入後にまずその高温の熱処理を行いこの時点で
酸化膜８０を形成する０次にさらにボロンイオン等のＰ
型不純物注入を行って以下の工程を進める。そして、内
部ベース７２の形成は、第１図（ｆ）の工程のＳｔ表面
の開孔直後に浅くＰ型不純物を注入することにより行う
。
階では行わずに工程を進め、第１図（Ｃ）の工程の酸素
イオン注入後にまずその高温の熱処理を行いこの時点で
酸化膜８０を形成する０次にさらにボロンイオン等のＰ
型不純物注入を行って以下の工程を進める。そして、内
部ベース７２の形成は、第１図（ｆ）の工程のＳｔ表面
の開孔直後に浅くＰ型不純物を注入することにより行う
。
他の工程は上記実施例と同様であるのでその説明を省略
する。
する。
このような本実施例では上記実施例による効果に加え、
酸素イオン注入領域の熱処理を内部ベース層、外部ベー
ス層の形成前に行うようにしたので、これらベース層の
拡散を防止でき、より浅い接合を精度よく形成でき、よ
り高速動作が可能なものを制御性、再現性よく形成でき
るという効果がある。
酸素イオン注入領域の熱処理を内部ベース層、外部ベー
ス層の形成前に行うようにしたので、これらベース層の
拡散を防止でき、より浅い接合を精度よく形成でき、よ
り高速動作が可能なものを制御性、再現性よく形成でき
るという効果がある。
〔発明の効果］
以上のように、本発明によれば、ベース・コレクタ接合
部において、実際にバイポーラ動作を行う領域にはｎ型
エピタキシャル層より高い濃度のｎ型拡散層を、それ以
外の領域には絶縁層を形成するようにしたので、従来の
工程に対してマスク合わせ工程を増すことなく、自己整
合的にコレクタベース接合界面へ絶縁層とｎ型拡散層を
容品に形成することができ、寄生容量を減少でき、より
素子の高速化を達成できる半導体装置が得られるという
効果がある。
部において、実際にバイポーラ動作を行う領域にはｎ型
エピタキシャル層より高い濃度のｎ型拡散層を、それ以
外の領域には絶縁層を形成するようにしたので、従来の
工程に対してマスク合わせ工程を増すことなく、自己整
合的にコレクタベース接合界面へ絶縁層とｎ型拡散層を
容品に形成することができ、寄生容量を減少でき、より
素子の高速化を達成できる半導体装置が得られるという
効果がある。
第１図（ａ）〜（ｉ）はこの発明の一実施例による半導
体装置の製造方法を示す断面側面図、第２図は従来の半
導体装置の構造を示す断面側面図である。 １はＳｉ基板、２はｎ型埋込み層、３はエピタキシャル
成長層、４は素子分離絶縁膜、４０はチャネルカット層
、５は窒化膜、６はベース電極、６０は多結晶シリコン
、７はベース拡散層、７１は外部ベース層、７２は内部
ベース層、８はｎ型拡散層、８０は酸化膜層、９はエミ
ッタ拡散層、１０，１０１，１０２，１０３は絶縁膜、
１１はエミッタ電極、２０はベース金属配線、２１はエ
ミッタ金属配線、２２はベース金属配線、６０は多結晶
シリコン、２００．２０１はベースコレクタ接合界面、
３００はフォトレジストである。 なお図中同一符号は同−又は相当部分を示す。
体装置の製造方法を示す断面側面図、第２図は従来の半
導体装置の構造を示す断面側面図である。 １はＳｉ基板、２はｎ型埋込み層、３はエピタキシャル
成長層、４は素子分離絶縁膜、４０はチャネルカット層
、５は窒化膜、６はベース電極、６０は多結晶シリコン
、７はベース拡散層、７１は外部ベース層、７２は内部
ベース層、８はｎ型拡散層、８０は酸化膜層、９はエミ
ッタ拡散層、１０，１０１，１０２，１０３は絶縁膜、
１１はエミッタ電極、２０はベース金属配線、２１はエ
ミッタ金属配線、２２はベース金属配線、６０は多結晶
シリコン、２００．２０１はベースコレクタ接合界面、
３００はフォトレジストである。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）半導体基板上に第２導電型のコレクタ領域を形成
するとともに、さらに該コレクタ領域上に第１導電型の
ベース領域を形成する工程、 全面に第１の導電膜を堆積し、さらにその上に第１の絶
縁膜を介して第２の導電膜を堆積する工程、 エミッタ形成領域にのみ前記第２の導電膜の一部を残す
工程、 残存している第２の導電膜をマスクとして前記ベース領
域とコレクタ領域の界面に酸素イオンを注入する工程、 全面に第２の絶縁膜を堆積し、該第２の絶縁膜をエッチ
バックして前記第２の導電膜表面を露出させる工程、 前記第２の導電膜を除去するとともに、さらにその下部
の第１の絶縁膜と第１の導電膜を除去して開孔部を形成
する工程、 熱処理により、前記酸素イオン注入箇所に酸化膜を形成
する工程、 前記開孔部の側面に絶縁膜を設け、該絶縁膜をマスクに
第２導電型の不純物イオンを注入し、前記ベース領域と
コレクタ領域の界面に第２導電型の高濃度不純物拡散領
域を形成する工程、 前記開孔部に露出している前記ベース領域の表層に第２
導電形の不純物イオンを導入し、第２導電型のエミッタ
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - （２）半導体基板上に第２導電型のコレクタ領域を形成
する工程、 全面に第１の導電膜を堆積し、さらにその上に第１の絶
縁膜を介して第２の導電膜を堆積する工程、 エミッタ形成領域にのみ前記第２の導電膜の一部を残す
工程、 残存している第２の導電膜をマスクとして酸素イオンを
注入し、熱処理により前記コレクタ領域内に酸化膜を形
成する工程、 全面に第２の絶縁膜を堆積し、該第２の絶縁膜をエッチ
バックして前記第２の導電膜表面を露出させる工程、 前記第２の導電膜を除去するとともに、さらにその下部
の第１の絶縁膜と第１の導電膜を除去して開孔部を形成
し、不純物導入により前記コレクタ領域内に前記酸化膜
に達する第１導電型のベース領域を形成する工程、 前記開孔部の側面に絶縁膜を設け、該絶縁膜をマスクと
して第２導電型の不純物イオンを注入し、前記ベース領
域とコレクタ領域の界面に第２導電型の高濃度不純物拡
散領域を形成する工程、前記開孔部に露出している前記
ベース領域の表層に第２導電型の不純物を導入し、第２
導電型のエミッタ領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176790A JPH0485936A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20176790A JPH0485936A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485936A true JPH0485936A (ja) | 1992-03-18 |
Family
ID=16446605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20176790A Pending JPH0485936A (ja) | 1990-07-30 | 1990-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485936A (ja) |
-
1990
- 1990-07-30 JP JP20176790A patent/JPH0485936A/ja active Pending
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