JPH0483355A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH0483355A JPH0483355A JP2198773A JP19877390A JPH0483355A JP H0483355 A JPH0483355 A JP H0483355A JP 2198773 A JP2198773 A JP 2198773A JP 19877390 A JP19877390 A JP 19877390A JP H0483355 A JPH0483355 A JP H0483355A
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- 238000000034 method Methods 0.000 title claims description 28
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- 239000000758 substrate Substances 0.000 abstract description 11
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
バンプ端子を具えた半導体素子の実装基板やパッケージ
への実装方法に関し、 半導体素子と被実装体との位置合わせ作業の容易化と接
続信顛性の向上とによって生産性の向上を図ることを目
的とし、 電極に接続されたバンプを具えた半導体素子の実装基板
への実装方法であって、片面には半導体素子の各バンプ
と対応する位置に該各バンブと接続する接続電極が形成
され、他面側の実装基板との接続領域には上記接続電極
に繋がる電極端子が形成されている透明な中継端子基板
の上記接続電極に、半導体素子の各バンプを位置決め対
応させて接続した後、該中継端子基板の上記電極端子を
実装基板の各接続領域に対応させてフェースダウン方式
で実装して構成する。
への実装方法に関し、 半導体素子と被実装体との位置合わせ作業の容易化と接
続信顛性の向上とによって生産性の向上を図ることを目
的とし、 電極に接続されたバンプを具えた半導体素子の実装基板
への実装方法であって、片面には半導体素子の各バンプ
と対応する位置に該各バンブと接続する接続電極が形成
され、他面側の実装基板との接続領域には上記接続電極
に繋がる電極端子が形成されている透明な中継端子基板
の上記接続電極に、半導体素子の各バンプを位置決め対
応させて接続した後、該中継端子基板の上記電極端子を
実装基板の各接続領域に対応させてフェースダウン方式
で実装して構成する。
本発明はバンプ端子を具えた半導体素子の実装基板やパ
ッケージ等に対する実装工程に係り、特に半導体素子と
実装基板やパッケージの如き被実装体との位置合わせ作
業を容易化する出共に接続信頬性を上げて生産性の向上
を図った半導体素子の実装方法に関する。
ッケージ等に対する実装工程に係り、特に半導体素子と
実装基板やパッケージの如き被実装体との位置合わせ作
業を容易化する出共に接続信頬性を上げて生産性の向上
を図った半導体素子の実装方法に関する。
近年の半導体装置の高集積度化に伴い、半導体素子を実
装基板やパッケージに接続するのに従来のワイヤボンデ
ィング方式からフェイスダウン（フリップチップ）方式
やＴ Ａ Ｂ （Ｔａｐｅ ＡｕｔｏＩＩ１ａｔｅｄ
Ｂｏｎｄｉｎｇ）端子方式に移行しつつあるが、特に前
者の場合ではパン１間ピッチの小さい半導体素子にも適
用できるメリットがあるため多く使用されている。
装基板やパッケージに接続するのに従来のワイヤボンデ
ィング方式からフェイスダウン（フリップチップ）方式
やＴ Ａ Ｂ （Ｔａｐｅ ＡｕｔｏＩＩ１ａｔｅｄ
Ｂｏｎｄｉｎｇ）端子方式に移行しつつあるが、特に前
者の場合ではパン１間ピッチの小さい半導体素子にも適
用できるメリットがあるため多く使用されている。
〔従来の技術〕
第２図は従来のフェイスダウン方式による実装方法を説
明する図であり、（ａ）は実装前の状態を示し、（ｂ）
は実装後の状態を側面図で表わしたものである。
明する図であり、（ａ）は実装前の状態を示し、（ｂ）
は実装後の状態を側面図で表わしたものである。
なお図では被実装体がセラミック等からなる回路基板で
ある場合について説明する。
ある場合について説明する。
第２図（ａ）で、半導体素子１にはその片面の周囲に該
半導体素子１に対応する複数の入出力端子に接続された
バンプ１ａが等間隔ピッチｐで該面から僅かに突出して
形成されている。
半導体素子１に対応する複数の入出力端子に接続された
バンプ１ａが等間隔ピッチｐで該面から僅かに突出して
形成されている。
一方被実装体としての回路基板２の表面所定位置には、
上記半導体素子１の各バンプ１ａと対応する位置を該各
バンプＩａに対する接続電極２ａとした導体パターン２
ｂがパターン形成されている。
上記半導体素子１の各バンプ１ａと対応する位置を該各
バンプＩａに対する接続電極２ａとした導体パターン２
ｂがパターン形成されている。
そこで、上記半導体素子１をそのバンプ形成面を該回路
基板２に対面させた上で、゛半導体素子ｌの各バンプ１
ａと該基板２の接続電極２ａとを対応させて該半導体素
子１を矢印ａのように回路基板２に接近させて該基板２
に搭載し、加熱してバンプ１ａを溶融することで、側面
図で示す（ｂ）のように該半導体素子１と回路基板２を
バンプ１ａと接続電極２ａの部分で確実且つ容易に実装
することができる。
基板２に対面させた上で、゛半導体素子ｌの各バンプ１
ａと該基板２の接続電極２ａとを対応させて該半導体素
子１を矢印ａのように回路基板２に接近させて該基板２
に搭載し、加熱してバンプ１ａを溶融することで、側面
図で示す（ｂ）のように該半導体素子１と回路基板２を
バンプ１ａと接続電極２ａの部分で確実且つ容易に実装
することができる。
しかし最近の如く半導体素子１の集積度が上がってくる
につれて上記バンプ１ａの数が多くなり、結果的に該バ
ンブ１ａ間のピッチｐとそれぞれのバンプ１ａの大きさ
が小さくなってきている。
につれて上記バンプ１ａの数が多くなり、結果的に該バ
ンブ１ａ間のピッチｐとそれぞれのバンプ１ａの大きさ
が小さくなってきている。
従って、該回路基板２に上記半導体素子１をセットする
際の該半導体素子１の回路基板２に対する位置決め精度
を該半導体素子ｌの集積度の向上に伴って上げる必要が
あるが、該半導体素子１を該回路基板２にセットすると
該基板２の接続電極２ａが該半導体素子１に隠されてし
まうため相互の位置ズレによって接続不良が発生し易く
なる欠点がある。
際の該半導体素子１の回路基板２に対する位置決め精度
を該半導体素子ｌの集積度の向上に伴って上げる必要が
あるが、該半導体素子１を該回路基板２にセットすると
該基板２の接続電極２ａが該半導体素子１に隠されてし
まうため相互の位置ズレによって接続不良が発生し易く
なる欠点がある。
従来の半導体素子の実装方法では、実装時の相互間の位
置ズレによって接続不良が発生し昌くなると言う問題が
あった。
置ズレによって接続不良が発生し昌くなると言う問題が
あった。
上記問題点は、電極に接続されたバンプを具えた半導体
素子の実装基板への実装方法であって、片面には半導体
素子の各バンプと対応する位置に該各バンブと接続する
接続電極が形成され、他面側の実装基板との接続領域に
は上記接続電極に繋がる電極端子が形成されている透明
な中継端子基板の上記接続電極に、半導体素子の各バン
プを位置決め対応させて接続した後、該中継端子基板の
上記電極端子を実装基板の各接続領域に対応させてフェ
ースダウン方式で実装する半導体素子の実装方法によっ
て解決される。
素子の実装基板への実装方法であって、片面には半導体
素子の各バンプと対応する位置に該各バンブと接続する
接続電極が形成され、他面側の実装基板との接続領域に
は上記接続電極に繋がる電極端子が形成されている透明
な中継端子基板の上記接続電極に、半導体素子の各バン
プを位置決め対応させて接続した後、該中継端子基板の
上記電極端子を実装基板の各接続領域に対応させてフェ
ースダウン方式で実装する半導体素子の実装方法によっ
て解決される。
透明基板に形成された導電パターンは該基板の裏面から
目視・認識することができる。
目視・認識することができる。
そこで本発明では、片面で半導体素子の各バンプと対応
する位置に該各バンブと接続する接続電極を具えると共
に該接続電極とスルーホールで繋がる裏面側に被実装体
と接続するための電極を設けた上記半導体素子より大き
い透明な中継端子基板を介して、上記半導体素子と該被
実装体とを実装するようにしている。
する位置に該各バンブと接続する接続電極を具えると共
に該接続電極とスルーホールで繋がる裏面側に被実装体
と接続するための電極を設けた上記半導体素子より大き
い透明な中継端子基板を介して、上記半導体素子と該被
実装体とを実装するようにしている。
この場合には、半導体素子と該透明な中継端子基板との
接続状況が該中継端子基板の裏面側から目視できるので
該半導体素子と中継端子基板との接続を確実に行なうこ
とができると共に、該半導体素子が接続された中継端子
基板の該被実装体に対する実装も該中継端子基板の裏面
側から該実装部分が目視できるため両者を確実に接続す
ることができる。
接続状況が該中継端子基板の裏面側から目視できるので
該半導体素子と中継端子基板との接続を確実に行なうこ
とができると共に、該半導体素子が接続された中継端子
基板の該被実装体に対する実装も該中継端子基板の裏面
側から該実装部分が目視できるため両者を確実に接続す
ることができる。
従って、バンプ間ピッチの小さい半導体素子でも被実装
体に容易且つ確実に実装できる実装方法を実現すること
ができる。
体に容易且つ確実に実装できる実装方法を実現すること
ができる。
第１図は本発明になる半導体素子の実装方法の一例を説
明する工程図であり、第２図同様に被実装体が回路基板
なる場合を示している。
明する工程図であり、第２図同様に被実装体が回路基板
なる場合を示している。
なお第２図と同じ対象物には同一番号を付して表わして
いる。
いる。
第１図（Ａ）で、半導体素子１には第２図で説明したよ
うにその片面の周囲ムこバンプ１ａが等間隔ピッチで僅
かに突出して形成されている。
うにその片面の周囲ムこバンプ１ａが等間隔ピッチで僅
かに突出して形成されている。
一方、厚さが例えば０．５ａ＋ｍ程度で上記半導体素子
１より多少大きい大きさの中継端子基板５は、ガラス等
からなる透明基板６０片面で上記半導体素子１の各バン
プ１ａと対応する位置には該各バンプ１ａに対する接続
電極７ａが金蒸着等の手段でパターン形成されていると
同時に、該透明基板６の他面側で第２図で説明した回路
基板２の導体パターン２ｂと対応する位置には該接続電
極７ａから僅かに外側に位置する箇所に設けたスルーホ
ール７ｂで該接続電極７ａに繋がる電極端子７ｃが上記
同様手段でパターン形成されているものである。
１より多少大きい大きさの中継端子基板５は、ガラス等
からなる透明基板６０片面で上記半導体素子１の各バン
プ１ａと対応する位置には該各バンプ１ａに対する接続
電極７ａが金蒸着等の手段でパターン形成されていると
同時に、該透明基板６の他面側で第２図で説明した回路
基板２の導体パターン２ｂと対応する位置には該接続電
極７ａから僅かに外側に位置する箇所に設けたスルーホ
ール７ｂで該接続電極７ａに繋がる電極端子７ｃが上記
同様手段でパターン形成されているものである。
そこで、上記半導体素子１をそのバンプ形成面を該中継
端子基板５の接続電極７ａ形成面に対面させた上で、半
導体素子１の各バンプＩａと該基板５の各接続電極７ａ
とを対応させて矢印すのように接近させて第２図同様の
方法で該中継端子基板５上に接続することで、側面図で
示す（Ｂ）のように該半導体素子１の各バンプ１ａと該
基板５の各接続電極７ａひいては電極端子７ｃとを接続
させることができる。
端子基板５の接続電極７ａ形成面に対面させた上で、半
導体素子１の各バンプＩａと該基板５の各接続電極７ａ
とを対応させて矢印すのように接近させて第２図同様の
方法で該中継端子基板５上に接続することで、側面図で
示す（Ｂ）のように該半導体素子１の各バンプ１ａと該
基板５の各接続電極７ａひいては電極端子７ｃとを接続
させることができる。
特にこの場合には該中継端子基板５自体が透明である。
従って、上記装着時に該基板５の裏面（図では下面）側
から該基板５および上記半導体素子１を目視すると、上
記半導体素子１の各バンプ１ａと該基板５の上記接続端
子７ａとが共に認識できるので確実な位置合わせを実現
することができる。
から該基板５および上記半導体素子１を目視すると、上
記半導体素子１の各バンプ１ａと該基板５の上記接続端
子７ａとが共に認識できるので確実な位置合わせを実現
することができる。
なお半導体素子１の集積度がアップして各バンプ１ａ間
のピッチｐが小さくなると、上記手段による位置合わせ
が困難になる。
のピッチｐが小さくなると、上記手段による位置合わせ
が困難になる。
そこでこのような場合には、該半導体素子１のバンブ１
ａ形成面の回路余白部の２箇所に例えば図のｌｂ、 ｌ
ｂ” （図では隠された裏面側なるため破線で示してい
る）の如きアングル状のアライメントマークを表示し、
一方中継端子基板５の該アライメントマーク１ｂ、１ｂ
′と対応する位置に同様のアングル状のアライメントマ
ーク６ａ、６ａ”を表示することで、これらの各対応す
るアライメントマークｌｂ、 ｌｂ”と５ａ、５ａ’と
を合致させて両者の位置決めを容易且つ確実に行うよう
にしている。
ａ形成面の回路余白部の２箇所に例えば図のｌｂ、 ｌ
ｂ” （図では隠された裏面側なるため破線で示してい
る）の如きアングル状のアライメントマークを表示し、
一方中継端子基板５の該アライメントマーク１ｂ、１ｂ
′と対応する位置に同様のアングル状のアライメントマ
ーク６ａ、６ａ”を表示することで、これらの各対応す
るアライメントマークｌｂ、 ｌｂ”と５ａ、５ａ’と
を合致させて両者の位置決めを容易且つ確実に行うよう
にしている。
また（Ｂ）の２は第２図で説明した回路基板であり、そ
の表面所定位置には上記半導体素子１の各バンプ１ａに
対応する導体パターン２ｂが第２図で説明したように形
成されている。
の表面所定位置には上記半導体素子１の各バンプ１ａに
対応する導体パターン２ｂが第２図で説明したように形
成されている。
そこで、上記半導体素子１が装着された中継端子基板５
を電極端子７ｃ形成面を該回路基板２に対面させた上で
、該電極端子７ｃと該基板２の導体パターン２ｂとを対
応させて矢印Ｃのように該回路基板２上に接続すること
で、側面図で示す（Ｃ）のように上記中継端子基板５を
介して該半導体素子１を回路基板２に実装することがで
きる。
を電極端子７ｃ形成面を該回路基板２に対面させた上で
、該電極端子７ｃと該基板２の導体パターン２ｂとを対
応させて矢印Ｃのように該回路基板２上に接続すること
で、側面図で示す（Ｃ）のように上記中継端子基板５を
介して該半導体素子１を回路基板２に実装することがで
きる。
なお上述したように中継端子基板５が透明であるため、
実装時に例えば矢印ｄの方向から目視すると上記中継端
子基板５のスルーホール７ｂと電極端子７ｃおよび回路
基板２の各導体パターン２ｂが共に認識できるので確実
な位置決めと接続が実現できることは上記半導体素子１
と中継端子基板５との場合と同様である。
実装時に例えば矢印ｄの方向から目視すると上記中継端
子基板５のスルーホール７ｂと電極端子７ｃおよび回路
基板２の各導体パターン２ｂが共に認識できるので確実
な位置決めと接続が実現できることは上記半導体素子１
と中継端子基板５との場合と同様である。
なお半導体素子ｌを上述したセラミック等からなる回路
基Ｉｆｉ２に実装する代わりにパッケージ基板に実装す
る場合でも全く同様の効果が得られることは明らかであ
る。
基Ｉｆｉ２に実装する代わりにパッケージ基板に実装す
る場合でも全く同様の効果が得られることは明らかであ
る。
上述の如く本発明により、半導体素子と実装基板やパッ
ケージの如き被実装体との位置合わせ作業を容易化する
と共に接続信鯨性を上げて生産性の向上を図った半導体
素子の実装方法を提供することができる。
ケージの如き被実装体との位置合わせ作業を容易化する
と共に接続信鯨性を上げて生産性の向上を図った半導体
素子の実装方法を提供することができる。
方法を説明する図、
である。図において、
１は半導体素子、 １ａはバンブ、
１ｂ＋ ｌｂ ’ ＋６ａ＋６ａ ’はアライメントマ
ーク、２は回路基板、 ２ｂは導体パターン、５は
中継端子基板、 ６は透明基板、 ７ａは接続電極、 ７ｂはスルーホール、７ｃは電
極端子、 をそれぞれ表わす。
ーク、２は回路基板、 ２ｂは導体パターン、５は
中継端子基板、 ６は透明基板、 ７ａは接続電極、 ７ｂはスルーホール、７ｃは電
極端子、 をそれぞれ表わす。
第１図は本発明になる半導体素子の実装方法の一例を説
明する工程図、 第２図は従来のフェイスダウン方式による実装（Ｉ２） （ｂ） 第 １ 凹 従来のフェイスダウン方式ノこよ：５尖装方威を晩期す
る図第２図
明する工程図、 第２図は従来のフェイスダウン方式による実装（Ｉ２） （ｂ） 第 １ 凹 従来のフェイスダウン方式ノこよ：５尖装方威を晩期す
る図第２図
Claims (2)
- （１）電極に接続されたバンプを具えた半導体素子の実
装基板への実装方法であって、 片面には半導体素子（１）の各バンプ（１ａ）と対応す
る位置に該各バンプ（１ａ）と接続する接続電極（７ａ
）が形成され、他面側の実装基板との接続領域には上記
接続電極（７ａ）に繋がる電極端子（７ｃ）が形成され
ている透明な中継端子基板（５）の上記接続電極（７ａ
）に、半導体素子（１）の各バンプ（１ａ）を位置決め
対応させて接続した後、 該中継端子基板（５）の上記電極端子（７ｃ）を実装基
板の各接続領域に対応させてフェースダウン方式で実装
することを特徴とした半導体素子の実装方法。 - （２）前記半導体素子と中継端子基板の接続時の位置決
めを、上記半導体素子（１）のバンプ形成面の余白部に
設けた複数のアライメントマーク（１ｂ、１ｂ′）と該
各アライメントマーク（１ｂ、１ｂ′）に対応して中継
端子基板（５）に設けたアライメントマーク（６ａ、６
ａ′）とを合致させて行うことを特徴とした請求項１記
載の半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198773A JPH0483355A (ja) | 1990-07-25 | 1990-07-25 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198773A JPH0483355A (ja) | 1990-07-25 | 1990-07-25 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483355A true JPH0483355A (ja) | 1992-03-17 |
Family
ID=16396691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198773A Pending JPH0483355A (ja) | 1990-07-25 | 1990-07-25 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240432B2 (en) * | 2000-03-22 | 2007-07-10 | Fujitsu Limited | Method of manufacturing a semiconductor device testing contactor having a circuit-side contact piece and test-board-side contact piece |
-
1990
- 1990-07-25 JP JP2198773A patent/JPH0483355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240432B2 (en) * | 2000-03-22 | 2007-07-10 | Fujitsu Limited | Method of manufacturing a semiconductor device testing contactor having a circuit-side contact piece and test-board-side contact piece |
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