JPH09148375A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JPH09148375A JPH09148375A JP30628795A JP30628795A JPH09148375A JP H09148375 A JPH09148375 A JP H09148375A JP 30628795 A JP30628795 A JP 30628795A JP 30628795 A JP30628795 A JP 30628795A JP H09148375 A JPH09148375 A JP H09148375A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】本発明はフェイスダウンボンディングにより複
数の半導体装置を実装基板に搭載した構成の半導体装置
の製造方法及び半導体装置に関し、半導体素子の高密度
実装化及びボンディングツールの共用化を図ることを課
題とする。 【解決手段】半導体素子11〜13の上面 11a〜 13aに治具
を当接して複数の半導体素子11〜13を個々に実装基板14
にフェイスダウンボンディングする半導体装置の製造方
法であって、実装基板14に載置された状態においてボン
ディングツール18が当接される半導体素子11〜13の上面
11a〜 13aの高さが個々の異なるよう構成し、かつ上面
11a 〜 13aの高さが低い半導体素子から順次実装基板14
にフェイスダウンボンディングする。
数の半導体装置を実装基板に搭載した構成の半導体装置
の製造方法及び半導体装置に関し、半導体素子の高密度
実装化及びボンディングツールの共用化を図ることを課
題とする。 【解決手段】半導体素子11〜13の上面 11a〜 13aに治具
を当接して複数の半導体素子11〜13を個々に実装基板14
にフェイスダウンボンディングする半導体装置の製造方
法であって、実装基板14に載置された状態においてボン
ディングツール18が当接される半導体素子11〜13の上面
11a〜 13aの高さが個々の異なるよう構成し、かつ上面
11a 〜 13aの高さが低い半導体素子から順次実装基板14
にフェイスダウンボンディングする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に係り、特にフェイスダウンボンディ
ングにより複数の半導体装置を実装基板に搭載した構成
の半導体装置の製造方法及び半導体装置に関する。
法及び半導体装置に係り、特にフェイスダウンボンディ
ングにより複数の半導体装置を実装基板に搭載した構成
の半導体装置の製造方法及び半導体装置に関する。
【０００２】近年、電子機器の小型化に伴い半導体装置
の小型化が図られており、よってＭＣＭ(Multi Chip Mo
dule),ＣＳＰ(Chip Size Package),μＢＧＡ（μ-Ball
BridArray) 等の高密度実装化を行いうる実装が増える
傾向にある。このように半導体装置が小型化，軽量化す
る中で、半導体素子（ベアチップ）の実装基板への高密
度実装化は避けられない事実でもある。よって、半導体
素子をより高度に実装基板に実装する実装技術の確率が
望まれている。
の小型化が図られており、よってＭＣＭ(Multi Chip Mo
dule),ＣＳＰ(Chip Size Package),μＢＧＡ（μ-Ball
BridArray) 等の高密度実装化を行いうる実装が増える
傾向にある。このように半導体装置が小型化，軽量化す
る中で、半導体素子（ベアチップ）の実装基板への高密
度実装化は避けられない事実でもある。よって、半導体
素子をより高度に実装基板に実装する実装技術の確率が
望まれている。
【０００３】
【従来の技術】従来実施されている半導体素子（ベアチ
ップ）の高密度実装方法をＭＣＭを例に挙げて以下説明
する。図７は、従来実施されているＭＣＭにおける半導
体素子の高密度実装方法を説明するための図である。同
図では、３個の半導体素子１〜３を実装基板４にフェイ
スダウンボンディングの一種であるフリップチップボン
ディングを用いて実装する構成を示している。
ップ）の高密度実装方法をＭＣＭを例に挙げて以下説明
する。図７は、従来実施されているＭＣＭにおける半導
体素子の高密度実装方法を説明するための図である。同
図では、３個の半導体素子１〜３を実装基板４にフェイ
スダウンボンディングの一種であるフリップチップボン
ディングを用いて実装する構成を示している。
【０００４】各半導体素子１〜３の底面には電極が形成
されており、この電極には半田バンプ５が予め形成され
ている。また、実装基板４の上面には配線パターン６が
半田バンプ５の形成位置に対応するよう形成されてい
る。各半導体素子１〜３を実装基板４に実装するには、
各半導体素子１〜３を半田バンプ５が配線パターン６上
に位置するよう位置決めして載置し、続いて各半導体素
子１〜３の大きさに対応したボンディングツール（治
具）７〜９を用いて導体素子１〜３の上面１ａ〜３ａを
押圧すると共に加熱し、半田バンプ５と配線パターン６
とを接合させる。
されており、この電極には半田バンプ５が予め形成され
ている。また、実装基板４の上面には配線パターン６が
半田バンプ５の形成位置に対応するよう形成されてい
る。各半導体素子１〜３を実装基板４に実装するには、
各半導体素子１〜３を半田バンプ５が配線パターン６上
に位置するよう位置決めして載置し、続いて各半導体素
子１〜３の大きさに対応したボンディングツール（治
具）７〜９を用いて導体素子１〜３の上面１ａ〜３ａを
押圧すると共に加熱し、半田バンプ５と配線パターン６
とを接合させる。
【０００５】この際、ボンディングツール７〜９の大き
さ（例としてボンディングツール７の幅寸法を図中矢印
Ｌ１で示す）は、対応する半導体素子１〜３の大きさ
（幅寸法を図中、矢印Ｌ２で示す）よりも大きく設定さ
れており（Ｌ１＞Ｌ２）、これによりボンディングツー
ル７〜９により半導体素子１〜３を均一に押圧・加熱で
きるよう構成されている。ボンディングツール７〜９を
上記構成とすることにより、半田バンプ５と配線パター
ン６とを確実に接合することができ、実装時における信
頼性を向上させることができる。
さ（例としてボンディングツール７の幅寸法を図中矢印
Ｌ１で示す）は、対応する半導体素子１〜３の大きさ
（幅寸法を図中、矢印Ｌ２で示す）よりも大きく設定さ
れており（Ｌ１＞Ｌ２）、これによりボンディングツー
ル７〜９により半導体素子１〜３を均一に押圧・加熱で
きるよう構成されている。ボンディングツール７〜９を
上記構成とすることにより、半田バンプ５と配線パター
ン６とを確実に接合することができ、実装時における信
頼性を向上させることができる。
【０００６】
【発明が解決しようとする課題】ところで上記した実装
方法において高密度実装化を行おうとしたした場合、図
８に示されるように隣接する半導体素子間の距離（図
中、矢印Ｗ１で示す）を狭くする必要があり、これに伴
いボンディングツール７〜９の形状を小さくする必要が
生じる。
方法において高密度実装化を行おうとしたした場合、図
８に示されるように隣接する半導体素子間の距離（図
中、矢印Ｗ１で示す）を狭くする必要があり、これに伴
いボンディングツール７〜９の形状を小さくする必要が
生じる。
【０００７】しかるに、上記のようにボンディングツー
ル７〜９は半導体素子１〜３を均一に押圧・加熱するた
めに半導体素子１〜３よりも大きい形状とする必要があ
り、このためボンディングツール７〜９自体はその小型
化に限界がある。よって、隣接する半導体素子間の距離
Ｗ１を小さくすると、隣接するボンディングツール７〜
９間で干渉が発生（図８に矢印Ｘで示す部分が干渉部分
である）してしまい、半導体素子間の距離Ｗ１はボンデ
ィングツール７〜９の大きさにより決定してしまう。こ
のように従来の製造方法では、ボンディングツール７〜
９に起因して半導体素子１〜３の高密度実装化が図れな
いという問題点があった。
ル７〜９は半導体素子１〜３を均一に押圧・加熱するた
めに半導体素子１〜３よりも大きい形状とする必要があ
り、このためボンディングツール７〜９自体はその小型
化に限界がある。よって、隣接する半導体素子間の距離
Ｗ１を小さくすると、隣接するボンディングツール７〜
９間で干渉が発生（図８に矢印Ｘで示す部分が干渉部分
である）してしまい、半導体素子間の距離Ｗ１はボンデ
ィングツール７〜９の大きさにより決定してしまう。こ
のように従来の製造方法では、ボンディングツール７〜
９に起因して半導体素子１〜３の高密度実装化が図れな
いという問題点があった。
【０００８】また、この問題点を解決する手段として、
一つのボンディングツールで複数の半導体素子１〜３を
個々にボンディング処理する方法が考えられるが、この
方法を用いた場合には、隣接する半導体素子の間隔が狭
い場合、ボンディングツールがボンディングしようとす
る半導体素子以外の半導体素子にも当接（干渉）してし
まい、押圧処理及び加熱処理を均一に行うことができ
ず、よって実装性が低下してしまうという問題点が生じ
る。一方、半導体素子１〜３の大きさは均一でなく、例
えば図９に示される例では半導体素子１，３に対して半
導体素子２は大きな形状を有している。このように各半
導体素子１〜３の大きさが異なる場合、従来ではボンデ
ィングツール７〜９の共用化が図られていなかったた
め、使用するボンディングツール７〜９の大きさは半導
体素子１〜３の大きさに対応するよう種々用意しておく
必要があった（同図に示す例では、ボンディングツール
８を他のボンディングツール７．９に対し大きくする必
要がある）。このため、ボンディングツール７〜９の製
造コストが上昇し、これが半導体装置に反映され、半導
体装置のコストが上昇してしまうという問題点があっ
た。
一つのボンディングツールで複数の半導体素子１〜３を
個々にボンディング処理する方法が考えられるが、この
方法を用いた場合には、隣接する半導体素子の間隔が狭
い場合、ボンディングツールがボンディングしようとす
る半導体素子以外の半導体素子にも当接（干渉）してし
まい、押圧処理及び加熱処理を均一に行うことができ
ず、よって実装性が低下してしまうという問題点が生じ
る。一方、半導体素子１〜３の大きさは均一でなく、例
えば図９に示される例では半導体素子１，３に対して半
導体素子２は大きな形状を有している。このように各半
導体素子１〜３の大きさが異なる場合、従来ではボンデ
ィングツール７〜９の共用化が図られていなかったた
め、使用するボンディングツール７〜９の大きさは半導
体素子１〜３の大きさに対応するよう種々用意しておく
必要があった（同図に示す例では、ボンディングツール
８を他のボンディングツール７．９に対し大きくする必
要がある）。このため、ボンディングツール７〜９の製
造コストが上昇し、これが半導体装置に反映され、半導
体装置のコストが上昇してしまうという問題点があっ
た。
【０００９】本発明は上記の点に鑑みてさなされたもの
であり、半導体素子の高密度実装化及び治具（ボンディ
ングツール）の共用化を図り得る半導体装置の製造方法
及び半導体装置を提供することを目的とする。
であり、半導体素子の高密度実装化及び治具（ボンディ
ングツール）の共用化を図り得る半導体装置の製造方法
及び半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題は、下記の手段
を講じることにより解決することができる。請求項１記
載の発明では、半導体素子の上面に治具を当接し、複数
の前記半導体素子を個々に実装基板にフェイスダウンボ
ンディングする工程を有する半導体装置の製造方法にお
いて、前記実装基板に載置された状態において、前記治
具が当接される前記半導体素子の上面の高さが、個々の
半導体素子において異なるよう構成し、前記上面の高さ
が低い半導体素子から順次前記実装基板にフェイスダウ
ンボンディングすることを特徴とするものである。
を講じることにより解決することができる。請求項１記
載の発明では、半導体素子の上面に治具を当接し、複数
の前記半導体素子を個々に実装基板にフェイスダウンボ
ンディングする工程を有する半導体装置の製造方法にお
いて、前記実装基板に載置された状態において、前記治
具が当接される前記半導体素子の上面の高さが、個々の
半導体素子において異なるよう構成し、前記上面の高さ
が低い半導体素子から順次前記実装基板にフェイスダウ
ンボンディングすることを特徴とするものである。
【００１１】また、請求項２記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記半導体
素子の素子自体の厚さを異ならせることにより、前記実
装基板に載置された状態における前記半導体素子の上面
の高さが個々の半導体素子において異なるよう構成した
ことを特徴とするものである。
項１記載の半導体装置の製造方法において、前記半導体
素子の素子自体の厚さを異ならせることにより、前記実
装基板に載置された状態における前記半導体素子の上面
の高さが個々の半導体素子において異なるよう構成した
ことを特徴とするものである。
【００１２】また、請求項３記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記実装基
板の半導体搭載位置に凹凸を形成することにより、前記
実装基板に載置された状態における前記半導体素子の上
面の高さが個々の半導体素子において異なるよう構成し
たことを特徴とするものである。
項１記載の半導体装置の製造方法において、前記実装基
板の半導体搭載位置に凹凸を形成することにより、前記
実装基板に載置された状態における前記半導体素子の上
面の高さが個々の半導体素子において異なるよう構成し
たことを特徴とするものである。
【００１３】また、請求項４記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記半導体
素子に配設されるバンプの高さを異ならせることによ
り、前記実装基板に載置された状態における前記半導体
素子の上面の高さが個々の半導体素子において異なるよ
う構成したことを特徴とするものである。
項１記載の半導体装置の製造方法において、前記半導体
素子に配設されるバンプの高さを異ならせることによ
り、前記実装基板に載置された状態における前記半導体
素子の上面の高さが個々の半導体素子において異なるよ
う構成したことを特徴とするものである。
【００１４】また、請求項５記載の発明では、前記請求
項１記載の半導体装置の製造方法において、前記半導体
素子の上面に高さ調整部材を配設し、前記高さ調整部材
の高さを異ならせることにより、前記実装基板に載置さ
れた状態における前記半導体素子の上面の高さが個々の
半導体素子において異なるよう構成したことを特徴とす
るものである。
項１記載の半導体装置の製造方法において、前記半導体
素子の上面に高さ調整部材を配設し、前記高さ調整部材
の高さを異ならせることにより、前記実装基板に載置さ
れた状態における前記半導体素子の上面の高さが個々の
半導体素子において異なるよう構成したことを特徴とす
るものである。
【００１５】更に、請求項６記載の発明では、実装基板
に複数個の半導体素子をフェイスダウンボンディングに
より搭載してなる半導体装置において、前記実装基板に
載置された状態において、隣り合う半導体素子の上面の
高さを夫々異なる高さとしたことを特徴とするものであ
る。
に複数個の半導体素子をフェイスダウンボンディングに
より搭載してなる半導体装置において、前記実装基板に
載置された状態において、隣り合う半導体素子の上面の
高さを夫々異なる高さとしたことを特徴とするものであ
る。
【００１６】上記の各手段は次のように作用する。請求
項１及び請求項６記載の発明によれば、実装基板に載置
された状態において治具が当接される半導体素子の上面
の高さが個々の半導体素子において異なるよう構成し、
かつ上面の高さが低い半導体素子から順次治具を用いて
実装基板にフェイスダウンボンディングすることによ
り、治具を用いたフェイスダウンボンディングを隣接す
る半導体素子に影響されることなく実施することが可能
となる。
項１及び請求項６記載の発明によれば、実装基板に載置
された状態において治具が当接される半導体素子の上面
の高さが個々の半導体素子において異なるよう構成し、
かつ上面の高さが低い半導体素子から順次治具を用いて
実装基板にフェイスダウンボンディングすることによ
り、治具を用いたフェイスダウンボンディングを隣接す
る半導体素子に影響されることなく実施することが可能
となる。
【００１７】即ち、各半導体素子の上面の高さが個々異
なり、上面の高さが低い半導体素子から順次治具を用い
て実装基板にフェイスダウンボンディングするため、複
数の半導体素子をボンディンする際、今回フェイスダウ
ンボンディングを行う半導体素子の上面の高さは、それ
までボンディングを行った半導体素子の中で最も高くな
る。
なり、上面の高さが低い半導体素子から順次治具を用い
て実装基板にフェイスダウンボンディングするため、複
数の半導体素子をボンディンする際、今回フェイスダウ
ンボンディングを行う半導体素子の上面の高さは、それ
までボンディングを行った半導体素子の中で最も高くな
る。
【００１８】よって、押圧処理及び加熱処理を均一化す
るために治具の形状を大きくし、かつ高密度実装化のた
めに隣接する半導体素子を近接配置しても、治具が他の
半導体素子と干渉することはなくなり確実に実装を行う
ことができる。また、本請求項に係る構成では、半導体
素子の大きさが異なっても、治具はボンディング時にお
いて最も上面の高い半導体素子のみ対してフェイスダウ
ンボンディングを行う。このため、複数の半導体素子の
内最も大きな半導体素子に対応するよう治具を形成して
おくことにより、一つの治具で全ての半導体素子のボン
ディングを行うことが可能となり、よって製造される半
導体装置のコスト低減を図ることができる。
るために治具の形状を大きくし、かつ高密度実装化のた
めに隣接する半導体素子を近接配置しても、治具が他の
半導体素子と干渉することはなくなり確実に実装を行う
ことができる。また、本請求項に係る構成では、半導体
素子の大きさが異なっても、治具はボンディング時にお
いて最も上面の高い半導体素子のみ対してフェイスダウ
ンボンディングを行う。このため、複数の半導体素子の
内最も大きな半導体素子に対応するよう治具を形成して
おくことにより、一つの治具で全ての半導体素子のボン
ディングを行うことが可能となり、よって製造される半
導体装置のコスト低減を図ることができる。
【００１９】また、請求項２乃至５記載の発明によれ
ば、実装基板に載置された状態における半導体素子の上
面の高さを容易に個々の半導体素子において異なるよう
構成することができる。
ば、実装基板に載置された状態における半導体素子の上
面の高さを容易に個々の半導体素子において異なるよう
構成することができる。
【００２０】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図１は本発明の一実施例である半
導体装置の製造方法を説明するための図であり、図２は
図１に示す半導体装置の製造方法により製造された半導
体装置１０を示している。尚、以下の説明では半導体装
置としてＭＣＭ構造のものを例に挙げて説明するが、本
発明の適用はＭＣＭ構造に限定されるものではない。
図面と共に説明する。図１は本発明の一実施例である半
導体装置の製造方法を説明するための図であり、図２は
図１に示す半導体装置の製造方法により製造された半導
体装置１０を示している。尚、以下の説明では半導体装
置としてＭＣＭ構造のものを例に挙げて説明するが、本
発明の適用はＭＣＭ構造に限定されるものではない。
【００２１】先ず、図２を用いて本発明の一実施例であ
る半導体装置の製造方法により製造される半導体装置１
０の構成について説明する。半導体装置１０は、大略す
ると複数個（本実施例では３個）の半導体素子１１〜１
３、実装基板１４、及び封止樹脂１７等により構成され
ている。
る半導体装置の製造方法により製造される半導体装置１
０の構成について説明する。半導体装置１０は、大略す
ると複数個（本実施例では３個）の半導体素子１１〜１
３、実装基板１４、及び封止樹脂１７等により構成され
ている。
【００２２】第１乃至第３の半導体素子１１〜１３はい
わゆるベアチップであり、本実施例においては第１乃至
第３の半導体素子１１，１３は共に平面的な形状は同一
形状とされているが、第２の半導体素子１２の高さは他
の半導体素子１１，１３に対して高くなっている。従っ
て、第２の半導体素子１２の上面１２ａは、他の半導体
素子１１，１３の上面１１ａ，１３ａに対して高い位置
に位置している。
わゆるベアチップであり、本実施例においては第１乃至
第３の半導体素子１１，１３は共に平面的な形状は同一
形状とされているが、第２の半導体素子１２の高さは他
の半導体素子１１，１３に対して高くなっている。従っ
て、第２の半導体素子１２の上面１２ａは、他の半導体
素子１１，１３の上面１１ａ，１３ａに対して高い位置
に位置している。
【００２３】また、各半導体素子１１〜１３の底面には
電極（図に現れず）が形成されており、この電極には外
部接続端子として機能する半田バンプ１５が予め形成さ
れている。尚、外部接続端子として機能するバンプは半
田に限定されるものではなく、金，銅等の他の導電性金
属により形成してもよい。また、その形成方法も転写
法，メッキ法等の種々の形成方法を採用することができ
る。
電極（図に現れず）が形成されており、この電極には外
部接続端子として機能する半田バンプ１５が予め形成さ
れている。尚、外部接続端子として機能するバンプは半
田に限定されるものではなく、金，銅等の他の導電性金
属により形成してもよい。また、その形成方法も転写
法，メッキ法等の種々の形成方法を採用することができ
る。
【００２４】実装基板１４は、本実施例ではセラミック
製の回路基板を用いており、その上面には配線パターン
１６が形成されている。この配線パターン１６は、上記
した第１乃至第３の半導体素子１１〜１３の配設位置、
及び各半導体素子１１〜１３に形成された半田バンプ１
５の形成位置と対応するよう形成されている。
製の回路基板を用いており、その上面には配線パターン
１６が形成されている。この配線パターン１６は、上記
した第１乃至第３の半導体素子１１〜１３の配設位置、
及び各半導体素子１１〜１３に形成された半田バンプ１
５の形成位置と対応するよう形成されている。
【００２５】上記した各半導体素子１１〜１３に形成さ
れた半田バンプ１５は、後述する方法を用いて配線パタ
ーン１６に電気的に接合され、これにより各半導体素子
１１〜１３は実装基板１４に搭載される。尚、実装基板
１４の材質はセラミックに限定されるものではなく、ガ
ラス・エポキシ製基板，フレキシブル基板等の他の基板
を用いることも可能である。
れた半田バンプ１５は、後述する方法を用いて配線パタ
ーン１６に電気的に接合され、これにより各半導体素子
１１〜１３は実装基板１４に搭載される。尚、実装基板
１４の材質はセラミックに限定されるものではなく、ガ
ラス・エポキシ製基板，フレキシブル基板等の他の基板
を用いることも可能である。
【００２６】封止樹脂１７は、ポッテイング或いはモー
ルド成形により実装基板１４上に形成されるものであ
り、その材質としては例えばエポキシ樹脂が選定されて
いる。この封止樹脂１７は、上記した第１乃至第３の半
導体素子１１〜１３，半田バンプ１５，及び配線パター
ン１６を覆うように配設されており、よって各半導体素
子１１〜１３，半田バンプ１５，及び配線パターン１６
は封止樹脂１７により保護された構成となる。
ルド成形により実装基板１４上に形成されるものであ
り、その材質としては例えばエポキシ樹脂が選定されて
いる。この封止樹脂１７は、上記した第１乃至第３の半
導体素子１１〜１３，半田バンプ１５，及び配線パター
ン１６を覆うように配設されており、よって各半導体素
子１１〜１３，半田バンプ１５，及び配線パターン１６
は封止樹脂１７により保護された構成となる。
【００２７】続いて、上記構成とされた半導体装置１０
の製造方法について図１を用いて説明する。尚、本発明
において特徴となるなるのは各半導体素子１１〜１３を
実装基板１４に実装する工程であり、他の製造工程は従
来と同様で周知あるため、以下の説明では各半導体素子
１１〜１３を実装基板１４に実装する工程についてのみ
説明する。
の製造方法について図１を用いて説明する。尚、本発明
において特徴となるなるのは各半導体素子１１〜１３を
実装基板１４に実装する工程であり、他の製造工程は従
来と同様で周知あるため、以下の説明では各半導体素子
１１〜１３を実装基板１４に実装する工程についてのみ
説明する。
【００２８】上記したように、本実施例では第１乃至第
３の半導体素子１１，１３は共に平面的な形状は同一形
状とされているが、第２の半導体素子１２の高さは他の
半導体素子１１，１３に対して高くなっており、従って
第２の半導体素子１２の上面１２ａは、他の半導体素子
１１，１３の上面１１ａ，１３ａに対して高い位置に位
置している。
３の半導体素子１１，１３は共に平面的な形状は同一形
状とされているが、第２の半導体素子１２の高さは他の
半導体素子１１，１３に対して高くなっており、従って
第２の半導体素子１２の上面１２ａは、他の半導体素子
１１，１３の上面１１ａ，１３ａに対して高い位置に位
置している。
【００２９】また、各半導体素子１１〜１３のレイアウ
トは、同一の高さを有する半導体素子１１，１３が離間
するよう設定されている。具体的には、本実施例では同
一高さを有する半導体素子１１，１３の間に高背の第２
の半導体素子１２を配設することにより、同一の高さを
有する半導体素子１１，１３を離間配置すると共に、半
導体素子１１〜１３の高密度実装化を図ったレイアウト
構成とされている。
トは、同一の高さを有する半導体素子１１，１３が離間
するよう設定されている。具体的には、本実施例では同
一高さを有する半導体素子１１，１３の間に高背の第２
の半導体素子１２を配設することにより、同一の高さを
有する半導体素子１１，１３を離間配置すると共に、半
導体素子１１〜１３の高密度実装化を図ったレイアウト
構成とされている。
【００３０】各半導体素子１１〜１３を実装基板１４に
実装するにはフェイスダウンボンディングを用いてお
り、具体的には各半導体素子１１〜１３を半田バンプ１
５が配線パターン１６上に位置するよう位置決めして載
置し、続いてボンディングツール（治具）１８を用いて
導体素子１１〜１３の上面１１ａ〜１３ａを押圧すると
共に加熱し、半田バンプ１５と配線パターン１６とを接
合させることにより半導体素子１１〜１３を実装基板１
４に実装する。
実装するにはフェイスダウンボンディングを用いてお
り、具体的には各半導体素子１１〜１３を半田バンプ１
５が配線パターン１６上に位置するよう位置決めして載
置し、続いてボンディングツール（治具）１８を用いて
導体素子１１〜１３の上面１１ａ〜１３ａを押圧すると
共に加熱し、半田バンプ１５と配線パターン１６とを接
合させることにより半導体素子１１〜１３を実装基板１
４に実装する。
【００３１】本実施例においては、一つのボンディング
ツール１８を用いて全ての半導体素子１１〜１３のボン
ディング処理を行う構成とされている。また、図３に示
される半導体装置２０のように、各半導体素子１１〜１
３の平面的な形状が異なる場合（同図に示される例で
は、第２の半導体素子１２の平面形状が他の半導体素子
１１，１３の平面形状より大きくなっている）には、ボ
ンディングツール１８の大きさは各半導体素子１１〜１
３において最も大きい半導体素子１２と対応するよう構
成されている。
ツール１８を用いて全ての半導体素子１１〜１３のボン
ディング処理を行う構成とされている。また、図３に示
される半導体装置２０のように、各半導体素子１１〜１
３の平面的な形状が異なる場合（同図に示される例で
は、第２の半導体素子１２の平面形状が他の半導体素子
１１，１３の平面形状より大きくなっている）には、ボ
ンディングツール１８の大きさは各半導体素子１１〜１
３において最も大きい半導体素子１２と対応するよう構
成されている。
【００３２】また、ボンディングツール１８を用いて全
ての半導体素子１１〜１３のボンディング処理を行う
際、本発明では各半導体素子１１〜１３が実装基板１４
に実装された状態で、上面の高さが低い半導体素子から
順次実装基板１４にフェイスダウンボンディングするこ
とを特徴としている。
ての半導体素子１１〜１３のボンディング処理を行う
際、本発明では各半導体素子１１〜１３が実装基板１４
に実装された状態で、上面の高さが低い半導体素子から
順次実装基板１４にフェイスダウンボンディングするこ
とを特徴としている。
【００３３】また、図２に示す構成の半導体装置１０よ
うに、上面の高さが同一の複数の半導体素子１１，１３
が併存する場合には、ボンディング処理は何れの半導体
素子１１，１３から行ってもよい。本実施例において
は、図１（Ａ）に示されるように、第１の半導体素子１
１からボンディング処理を行っている。第１の半導体素
子１１のボンディング処理は、他の半導体素子１２，１
３が実装されていない状態で行われるため容易に行うこ
とができる。
うに、上面の高さが同一の複数の半導体素子１１，１３
が併存する場合には、ボンディング処理は何れの半導体
素子１１，１３から行ってもよい。本実施例において
は、図１（Ａ）に示されるように、第１の半導体素子１
１からボンディング処理を行っている。第１の半導体素
子１１のボンディング処理は、他の半導体素子１２，１
３が実装されていない状態で行われるため容易に行うこ
とができる。
【００３４】第１の半導体素子１１のボンディング処理
が終了すると、続いて第１の半導体素子１１と上面の高
さが等しい第３の半導体素子１３のボンディング処理を
行う。この際、上記したように第１の半導体素子１１と
第３の半導体素子１３との離間距離が長く設定されるこ
とにより、第３の半導体素子１３にボンディングツール
１８が当接した状態において、ボンディングツール１８
が既に実装基板１４に実装された第１の半導体素子１１
に当接しないよう構成されている。
が終了すると、続いて第１の半導体素子１１と上面の高
さが等しい第３の半導体素子１３のボンディング処理を
行う。この際、上記したように第１の半導体素子１１と
第３の半導体素子１３との離間距離が長く設定されるこ
とにより、第３の半導体素子１３にボンディングツール
１８が当接した状態において、ボンディングツール１８
が既に実装基板１４に実装された第１の半導体素子１１
に当接しないよう構成されている。
【００３５】従って、第１の半導体素子１１及び第３の
半導体素子１３をボンディングツール１８を用いて実装
基板１４に実装する際、ボンディングツール１８が半導
体素子１１，１３間で干渉することはなく、確実にボン
ディング処理を行うことができる。
半導体素子１３をボンディングツール１８を用いて実装
基板１４に実装する際、ボンディングツール１８が半導
体素子１１，１３間で干渉することはなく、確実にボン
ディング処理を行うことができる。
【００３６】第１の半導体素子１１及び第３の半導体素
子１３のボンディング処理が終了すると、続いて図１
（Ｃ）に示されるように、ボンディングツール１８を用
いて第１の半導体素子１１及び第３の半導体素子１３よ
りも上面の位置が高い第２の半導体素子１２を実装基板
１４にフェイスダウンボンディングする。
子１３のボンディング処理が終了すると、続いて図１
（Ｃ）に示されるように、ボンディングツール１８を用
いて第１の半導体素子１１及び第３の半導体素子１３よ
りも上面の位置が高い第２の半導体素子１２を実装基板
１４にフェイスダウンボンディングする。
【００３７】この際、ボンディングツール１８の大きさ
（図中矢印Ｌ３で示す）は、上記したように各半導体素
子１１〜１３の平面的な形状が異なる場合、各半導体素
子１１〜１３において最も大きい半導体素子（図３に示
す例では半導体素子１２）と対応する大きさとされてい
る。また、各半導体素子１１〜１３を均一に押圧・加熱
する点より、ボンディングツール１８の大きさは最も大
きい半導体素子１２（幅寸法を図２に矢印Ｌ４で示す）
よりも更に大きく設定されている（Ｌ３＞Ｌ４）。
（図中矢印Ｌ３で示す）は、上記したように各半導体素
子１１〜１３の平面的な形状が異なる場合、各半導体素
子１１〜１３において最も大きい半導体素子（図３に示
す例では半導体素子１２）と対応する大きさとされてい
る。また、各半導体素子１１〜１３を均一に押圧・加熱
する点より、ボンディングツール１８の大きさは最も大
きい半導体素子１２（幅寸法を図２に矢印Ｌ４で示す）
よりも更に大きく設定されている（Ｌ３＞Ｌ４）。
【００３８】上記のようにボンディングツール１８を構
成することにより、図１（Ｃ）に示されるように、ボン
ディングツール１８を第２の半導体素子１２に当接した
際にその外周部分に第２の半導体素子１２より外部に図
中矢印Ｘで示す延出した部分（以下、延出部１８ａとい
う）が発生する。
成することにより、図１（Ｃ）に示されるように、ボン
ディングツール１８を第２の半導体素子１２に当接した
際にその外周部分に第２の半導体素子１２より外部に図
中矢印Ｘで示す延出した部分（以下、延出部１８ａとい
う）が発生する。
【００３９】しかるに、第２の半導体素子１２の上面１
２ａは他の半導体素子１１，１３の上面１１ａ，１３ａ
よりも高い位置に位置しており、上面の高さが低い半導
体素子から順次実装基板１４にフェイスダウンボンディ
ングするため、第２の半導体素子１２をボンディングす
る際に延出部１８ａが既に実装基板１４に実装した第１
及び第２の半導体素子１１，１３と当接（干渉）するこ
とはない。
２ａは他の半導体素子１１，１３の上面１１ａ，１３ａ
よりも高い位置に位置しており、上面の高さが低い半導
体素子から順次実装基板１４にフェイスダウンボンディ
ングするため、第２の半導体素子１２をボンディングす
る際に延出部１８ａが既に実装基板１４に実装した第１
及び第２の半導体素子１１，１３と当接（干渉）するこ
とはない。
【００４０】このようにボンディングツール１８の形状
を大きくしても、現在ボンディング処理を行っている半
導体素子１２に隣接する半導体素子１１，１３に対しボ
ンディングツール１８が影響することはないため、隣接
する半導体素子を近接配置することが可能となり、よっ
てボンディングツール１８の大きさに拘わらず半導体素
子１１〜１３を高密度実装することができる。
を大きくしても、現在ボンディング処理を行っている半
導体素子１２に隣接する半導体素子１１，１３に対しボ
ンディングツール１８が影響することはないため、隣接
する半導体素子を近接配置することが可能となり、よっ
てボンディングツール１８の大きさに拘わらず半導体素
子１１〜１３を高密度実装することができる。
【００４１】また、ボンディングツール１８はボンディ
ング処理を行おうとする各半導体素子１１〜１３の上面
全面と当接するため、各半導体素子１１〜１３を均一に
押圧・加熱処理することができる。よって、半田バンプ
１５を配線パターン１６に確実に接合することが可能と
なり、信頼性の高い実装処理を行うことができる。
ング処理を行おうとする各半導体素子１１〜１３の上面
全面と当接するため、各半導体素子１１〜１３を均一に
押圧・加熱処理することができる。よって、半田バンプ
１５を配線パターン１６に確実に接合することが可能と
なり、信頼性の高い実装処理を行うことができる。
【００４２】更に、上述したようにボンディングツール
１８は複数の半導体素子１１〜１３の内最も大きな半導
体素子に対応するよう形成されているため、一つのボン
ディングツール１８で全ての半導体素子１１〜１３のボ
ンディングを行うことが可能となる。よってボンディン
グツール１８の共用化を実現できるため、製造される半
導体装置１０，２０のコスト低減を図ることができる。
１８は複数の半導体素子１１〜１３の内最も大きな半導
体素子に対応するよう形成されているため、一つのボン
ディングツール１８で全ての半導体素子１１〜１３のボ
ンディングを行うことが可能となる。よってボンディン
グツール１８の共用化を実現できるため、製造される半
導体装置１０，２０のコスト低減を図ることができる。
【００４３】図４乃至図６は、実装基板１４に載置され
た状態において半導体素子１１〜１３の上面１１ａ〜１
３ａの高さが個々異なるようにするための構成を示して
いる。尚、図４乃至図６において、図１に示した構成と
同一構成については同一符号を附してその説明を省略す
る。
た状態において半導体素子１１〜１３の上面１１ａ〜１
３ａの高さが個々異なるようにするための構成を示して
いる。尚、図４乃至図６において、図１に示した構成と
同一構成については同一符号を附してその説明を省略す
る。
【００４４】図４に示す半導体装置２５は、実装基板２
６に凹部２７を形成し、この凹部２７の内部に第２の半
導体素子１２が位置するよう構成することにより、第２
の半導体素子１２の上面１２ａに対して第１及び第３の
半導体素子１１，１３の上面１１ａ，１３ａが高くなる
よう構成したものである。
６に凹部２７を形成し、この凹部２７の内部に第２の半
導体素子１２が位置するよう構成することにより、第２
の半導体素子１２の上面１２ａに対して第１及び第３の
半導体素子１１，１３の上面１１ａ，１３ａが高くなる
よう構成したものである。
【００４５】このように、実装基板２６に凹部２７を設
けることにより各半導体素子１１〜１３の上面１１ａ〜
１３ａの高さを調整することができる。また、実装基板
に凸部を形成し、この凸部に半導体素子を載置すること
により各半導体素子の上面の高さを調整することも可能
である。
けることにより各半導体素子１１〜１３の上面１１ａ〜
１３ａの高さを調整することができる。また、実装基板
に凸部を形成し、この凸部に半導体素子を載置すること
により各半導体素子の上面の高さを調整することも可能
である。
【００４６】図５に示す半導体装置３０は、半導体素子
１１〜１３に配設されるバンプの高さを異ならせること
により、実装基板１４に載置された状態における半導体
素子１１〜１３の上面１１ａ〜１３ａの高さが個々異な
るよう構成したものである。同図に示す例では、第２の
半導体素子１２において２段に半田バンプ３１，３２を
形成することにより、第２の半導体素子１２の上面１２
ａが第１及び第３の半導体素子１１，１３の上面１１
ａ，１３ａに対して高くなるよう構成している。
１１〜１３に配設されるバンプの高さを異ならせること
により、実装基板１４に載置された状態における半導体
素子１１〜１３の上面１１ａ〜１３ａの高さが個々異な
るよう構成したものである。同図に示す例では、第２の
半導体素子１２において２段に半田バンプ３１，３２を
形成することにより、第２の半導体素子１２の上面１２
ａが第１及び第３の半導体素子１１，１３の上面１１
ａ，１３ａに対して高くなるよう構成している。
【００４７】更に、図５に示す半導体装置３０は、半導
体素子の上面に高さ調整部材を配設することにより、実
装基板１４に載置された状態における半導体素子１１〜
１３の上面１１ａ〜１３ａの高さが個々異なるよう構成
したものである。同図に示す例では、第２の半導体素子
１２の上面に金属板よりなる高さ調整プレート３６を配
設し、第２の半導体素子１２の実質的な上面（高さ調整
プレート３６の上面３６ａ）が第１及び第３の半導体素
子１１，１３の上面１１ａ，１３ａに対して高くなるよ
う構成している。
体素子の上面に高さ調整部材を配設することにより、実
装基板１４に載置された状態における半導体素子１１〜
１３の上面１１ａ〜１３ａの高さが個々異なるよう構成
したものである。同図に示す例では、第２の半導体素子
１２の上面に金属板よりなる高さ調整プレート３６を配
設し、第２の半導体素子１２の実質的な上面（高さ調整
プレート３６の上面３６ａ）が第１及び第３の半導体素
子１１，１３の上面１１ａ，１３ａに対して高くなるよ
う構成している。
【００４８】図４乃至図６を用いて説明したように、実
装基板１４に半導体素子１１〜１３が載置された状態に
おいて、半導体素子１１〜１３の上面（実質的な上面）
の高さを個々の半導体素子１１〜１３において異なるよ
うにする構成は種々あり、また図４乃至図６に示した構
成では簡単かつ低コストで各半導体素子１１〜１３の上
面の高さを異ならせることができる。
装基板１４に半導体素子１１〜１３が載置された状態に
おいて、半導体素子１１〜１３の上面（実質的な上面）
の高さを個々の半導体素子１１〜１３において異なるよ
うにする構成は種々あり、また図４乃至図６に示した構
成では簡単かつ低コストで各半導体素子１１〜１３の上
面の高さを異ならせることができる。
【００４９】尚、実装基板に複数個配設される半導体素
子の上面の高さを異ならせる構成は図１乃至図６に示し
た構成に限定されるものではなく、他の構成により半導
体素子の上面の高さを異ならせる構成としてもよい。ま
た、上記した各実施例では、第１の半導体素子１１及び
第３の半導体素子１３が同一構成である例を示したが、
第１の半導体素子１１と第３の半導体素子１３とが異な
る構成であっても本発明を適用できることは勿論であ
る。
子の上面の高さを異ならせる構成は図１乃至図６に示し
た構成に限定されるものではなく、他の構成により半導
体素子の上面の高さを異ならせる構成としてもよい。ま
た、上記した各実施例では、第１の半導体素子１１及び
第３の半導体素子１３が同一構成である例を示したが、
第１の半導体素子１１と第３の半導体素子１３とが異な
る構成であっても本発明を適用できることは勿論であ
る。
【００５０】
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を実現することができる。請求項１及び請求項６
記載の発明によれば、治具を用いたフェイスダウンボン
ディングを隣接する半導体素子に影響されることなく実
施することが可能となるため、押圧処理及び加熱処理を
均一化するために治具の形状を大きくし、かつ高密度実
装化のために隣接する半導体素子を近接配置しても、治
具が他の半導体素子と干渉することはなくなり確実に実
装を行うことができる。
の効果を実現することができる。請求項１及び請求項６
記載の発明によれば、治具を用いたフェイスダウンボン
ディングを隣接する半導体素子に影響されることなく実
施することが可能となるため、押圧処理及び加熱処理を
均一化するために治具の形状を大きくし、かつ高密度実
装化のために隣接する半導体素子を近接配置しても、治
具が他の半導体素子と干渉することはなくなり確実に実
装を行うことができる。
【００５１】また、複数の半導体素子の内最も大きな半
導体素子に対応するよう治具を形成しておくことによ
り、一つの治具で全ての半導体素子のボンディングを行
うことが可能となり、よって製造される半導体装置のコ
スト低減を図ることができる。また、請求項２乃至５記
載の発明によれば、実装基板に載置された状態における
半導体素子の上面の高さを容易に個々の半導体素子にお
いて異なるよう構成することができる。
導体素子に対応するよう治具を形成しておくことによ
り、一つの治具で全ての半導体素子のボンディングを行
うことが可能となり、よって製造される半導体装置のコ
スト低減を図ることができる。また、請求項２乃至５記
載の発明によれば、実装基板に載置された状態における
半導体素子の上面の高さを容易に個々の半導体素子にお
いて異なるよう構成することができる。
【図１】本発明の一実施例である半導体装置の製造方法
を説明するための図である。
を説明するための図である。
【図２】本発明の一実施例である半導体装置の製造方法
を用いて製造される半導体装置を示しており、半導体素
子自体の高さを異ならせている例を示す図である。
を用いて製造される半導体装置を示しており、半導体素
子自体の高さを異ならせている例を示す図である。
【図３】本発明の一実施例である半導体装置の製造方法
を用いて製造される半導体装置を示しており、半導体素
子自体の高さ及び幅寸法を異ならせている例を示す図で
ある。
を用いて製造される半導体装置を示しており、半導体素
子自体の高さ及び幅寸法を異ならせている例を示す図で
ある。
【図４】本発明の一実施例である半導体装置の製造方法
を用いて製造される半導体装置を示しており、半導体素
子の上面の高さを実装基板に凹部を形成することにより
異ならせている例を示す図である。
を用いて製造される半導体装置を示しており、半導体素
子の上面の高さを実装基板に凹部を形成することにより
異ならせている例を示す図である。
【図５】本発明の一実施例である半導体装置の製造方法
を用いて製造される半導体装置を示しており、半導体素
子の上面の高さをバンプの高さを変化させることにより
異ならせている例を示す図である。
を用いて製造される半導体装置を示しており、半導体素
子の上面の高さをバンプの高さを変化させることにより
異ならせている例を示す図である。
【図６】本発明の一実施例である半導体装置の製造方法
を用いて製造される半導体装置を示しており、半導体素
子の上面に高さ調整プレートを配設することにより半導
体素子の上面の高さを異ならせている例を示す図であ
る。
を用いて製造される半導体装置を示しており、半導体素
子の上面に高さ調整プレートを配設することにより半導
体素子の上面の高さを異ならせている例を示す図であ
る。
【図７】従来の半導体装置の製造方法の一例を説明する
ための図である。
ための図である。
【図８】従来の半導体装置の製造方法の一例を説明する
ための図である。
ための図である。
【図９】従来の半導体装置の製造方法の一例を説明する
ための図である。
ための図である。
１０，２５，３０，３５ 半導体装置 １１ 第１の半導体素子 １２ 第２の半導体素子 １３ 第３の半導体素子 １１ａ〜１３ａ 上面 １４，２６ 実装基板 １５，３１，３２ 半田バンプ １６ 配線パターン １７ 封止樹脂 １８ ボンディングツール ２７ 凹部 ３６ 高さ調整プレート
Claims (6)
- 【請求項１】 半導体素子の上面に治具を当接し、複数
の前記半導体素子を個々に実装基板にフェイスダウンボ
ンディングする工程を有する半導体装置の製造方法にお
いて、 前記実装基板に載置された状態において、前記治具が当
接される前記半導体素子の上面の高さが、個々の半導体
素子において異なるよう構成し、 前記上面の高さが低い半導体素子から順次前記実装基板
にフェイスダウンボンディングすることを特徴とする半
導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体素子の素子自体の厚さを異ならせることによ
り、前記実装基板に載置された状態における前記半導体
素子の上面の高さが個々の半導体素子において異なるよ
う構成したことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記実装基板の半導体搭載位置に凹凸を形成することに
より、前記実装基板に載置された状態における前記半導
体素子の上面の高さが個々の半導体素子において異なる
よう構成したことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体素子に配設されるバンプの高さを異ならせる
ことにより、前記実装基板に載置された状態における前
記半導体素子の上面の高さが個々の半導体素子において
異なるよう構成したことを特徴とする半導体装置の製造
方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体素子の上面に高さ調整部材を配設し、前記高
さ調整部材の高さを異ならせることにより、前記実装基
板に載置された状態における前記半導体素子の上面の高
さが個々の半導体素子において異なるよう構成したこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 実装基板に複数個の半導体素子をフェイ
スダウンボンディングにより搭載してなる半導体装置に
おいて、 前記実装基板に載置された状態において、隣り合う半導
体素子の上面の高さを夫々異なる高さとしたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30628795A JPH09148375A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30628795A JPH09148375A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148375A true JPH09148375A (ja) | 1997-06-06 |
Family
ID=17955284
Family Applications (1)
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| JP30628795A Withdrawn JPH09148375A (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法及び半導体装置 |
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|---|---|
| JP (1) | JPH09148375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245994A (ja) * | 2005-03-03 | 2006-09-14 | Seiko Epson Corp | 弾性表面波デバイスのパッケージ構造及び弾性表面波デバイス |
| JP2017050408A (ja) * | 2015-09-02 | 2017-03-09 | 株式会社ディスコ | 積層ウェーハの製造方法 |
-
1995
- 1995-11-24 JP JP30628795A patent/JPH09148375A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7436105B2 (en) | 2005-03-03 | 2008-10-14 | Seiko Epson Corporation | Package structure for surface acoustic wave device, and surface acoustic wave device |
| JP4554398B2 (ja) * | 2005-03-03 | 2010-09-29 | セイコーエプソン株式会社 | 弾性表面波デバイス及び弾性表面波デバイスの製造方法 |
| JP2017050408A (ja) * | 2015-09-02 | 2017-03-09 | 株式会社ディスコ | 積層ウェーハの製造方法 |
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