JPH0474462A - 半導体集積回路用遅延素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路用遅延素子に関する。

〔従来の技術〕

半導体集積回路において、従来の遅延回路は、抵抗と容
量の組合わせを基本とし必要に応じてバッファーを用い
た回路構成をとっており、ＣＭＯ８半導体における回路
構成の例を第４図に示す。

抵抗として各トランジスタＱ１〜Ｑ４のオン抵抗を利用
し、また容量については、第５図に示すように、例えば
、Ｐ型シリコン基板４０１表面部に選択的に設けられた
素子分離領域４０３くフィールド酸化膜）で区画された
素子領域のＮ型拡散層４０２上に絶縁膜４０４を介し導
電膜（第１電極４１２）を形成した容量素子が用いられ
る。Ｎ型拡散層４０２はコンタクトホール４０８を介し
、ある電位に設定されたアルミニウム膜などの第２電極
配線４０９に接続されている。第４図の回路では、この
ような容量素子の第２電極配線を接地端に接続している
。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路の遅延回路において、ト
ランジスタのオン抵抗は、温度変化に対し大きく変動し
、ＭＯＳトランジスタにおいて我々の経験によると、温
度変化に対するトランジスタのオン抵抗の変動率は、約
−０，２５％／’Ｃである。遅延時間は、抵抗値に比例
するため、遅延時間の温度変化に対する変動率は約−〇
、２５％／℃と非常に大きい、という問題点がある。

また、トランジスタのオン抵抗値は、製造時にばらつき
が大きく、制御が困難であるため、設定した遅延時間か
らばらついてしまうという問題点もある。

他方、半導体集積回路における抵抗素子として、温度変
化に対する抵抗値の変動が小さく、また、製造時の抵抗
値のばらつきを小さく抑えられる多結晶シリコン膜の抵
抗素子があるが、素子占有面積が大きくなるため遅延回
路に組み込まれることはほとんどない。

〔課題を解決するための手段〕

本発明の半導体集積回路用遅延素子は、半導体基板表面
部に選択的に設けられた素子分離絶縁領域で区画された
素子領域に絶縁膜を介して所定幅の多結晶シリコン膜が
ジグザグ状に被着された抵抗素子からなる第１容量電極
と、前記絶縁膜下の導電層からなる第２容量電極とを有
するというものである。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図（ａ）は本発明の第１の実施例の平面図、第１図
（ｂ）は第１図（ａ）のＹ−Ｙ線断面図である。

Ｐ型シリコン基板１０１表面を選択的に酸化したフィー
ルド絶縁膜（素子分離絶縁領域１０３）で区画された素
子領域に絶縁膜１０４を介して一定幅の多結晶シリコン
膜１０５がジグザグ状に形成されている。絶縁膜１０４
はＭＯＳ）ランジスタのゲート絶縁膜と同様の酸化シリ
コン膜であり、その直下部にはＮ型拡散層１０２（導電
層）が設けられている。このＮ型拡散層は、コンタクト
ホール１０８を介してアルミニウム膜からなる第２電極
配線１０９に接続されている。

第２電極配線を接地などの一定電位供給端子に接続し、
多結晶シリコン膜の抵抗素子の一端から入力された信号
は、ＲＣ分布定数回路による遅延をうけて他端から出力
される。

この遅延素子は、抵抗素子が容量素子の第１電極を兼ね
ているので、抵抗素子と容量素子を別々に設けるのに比
べて占有面積を少なくできる。従って、抵抗値の温度変
化による変動の小さい多結晶シリコン膜を利用すること
が可能となる。

第２図は第２の実施例の平面図である。

この実施例は、ジグザグ状の多結晶シリコン膜の３箇所
から出力端子２０７−１〜２０７−３をとりだしている
。このようにして、遅延時間の異なる複数の出力信号を
得ることができる。出力端子２０７−１からは最も遅延
時間の長い出力信号が得られる。

第３図（ａ）は第３の実施例の平面図、第３図（ｂ）は
第３図（ａ）のＹ−Ｙ線断面図である。

この実施例は、多結晶シリコン膜３０５上に窒化シリコ
ンＭ３１０、アルミニウム膜３１１（第２を極配線３０
９と接続されている）を設けたもので、容量値を大きく
できるので遅延時間を大きくとれる（又は占有面積を小
さくできる）利点がある。

〔発明の効果〕

本発明は次の効果を有する。

（Ａ）本発明で使用する多結晶シリコン膜の抵抗素子は
、トランジスタのオン抵抗に比べ、温度変化に対して、
抵抗値の変動が非常に小さい。このため、本発明遅延素
子における多結晶シリコン膜の抵抗の寄与率を、遅延回
路におけるトランジスタのオン抵抗の寄与率と比べ大き
くするほど温度変化に対する遅延時間の変動を小さく抑
えることができる。本発明の抵抗値をトランジスタのオ
ン抵抗と同程度に設定すれば、温度変化に対する遅延時
間の変動率は、従来のコンデンサ型のものと比べ、約半
分に低減できる。

（Ｂ）本発明て使用する多結晶シリコン膜は、製造時の
抵抗値のばらつきを小さく抑えることかできるため、多
結晶シリコン膜の抵抗の寄与率を、トランジスタのオン
抵抗の寄与率と比べ大きくするほど製造のばらつきによ
る遅延時間のばらつきを小さく抑えることができる。

（Ｃ）本発明は、従来のコンデンサ型の遅延回路よりも
、素子占有面積を小さくすることができる。拡散層の上
層に絶縁膜を介して導電膜を形成する構造となっていた
、従来のコンデンサ型の容量素子における導電膜を、抵
抗成分を持つジグザグ状の多結晶シリコン膜に置換えた
構造をなしている本発明の遅延素子は、従来の容量素子
と同し占有面積で比較すると、従来の遅延回路よりも遅
延時間を大きくとることができる。トランジスタのオン
抵抗をＲＴｒ、多結晶シリコン膜の抵抗をＲ８ｉ、多結
晶シリコン膜を細長く形成するために、従来のコンデン
サ型の電極に切れ目を入れたため減少する電極の面積の
比率をαとおけば、本発明による遅延時間は、近似的に
次式であたえられる。

ｒＱ　　−ａ　−（ＲＴｉ　十Ｒ３ｉ　）　／ＲＴｒこ
こで、τ０は、従来のコンデンサ型構造の遅延時間であ
る。各値に現実的な値、ＲＴ　ｒ　＝　５　ｋ（Ω）−
Ｒ３ｉ＝５ｋ（Ω）、α−０，７を代入すれば、本発明
の遅延時間は１４τ。となる。

（この結果はトランジスタの占有面積を無視しているこ
とに留意されたい。）。つまり同一の遅延時間を設定す
るには、本発明の方が従来のコンデンサ型のものより専
有面積を小さくすることがてきることになり、上述の条
件では、本発明の遅延素子は従来のコンデンサの占めて
いた専有面積よりも約２３％小さくできる。

＜Ｄ）本発明の基本構造はＭＯＳ）−ランジスタの構造
と類似しているため、ＭＯ３集積回路に使用するときは
、格別の新らしい工程を加える必要かない。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例の平面図、第１図
（ｂ）は第１図（ａ）のＸ−Ｘ線断面図、第２図は第２
の実施例の平面図、第３図（ａ）は第３の実施例の平面
図、第３図（ｂ）は第３図（ａ）のＹ−Ｙ線断面図、第
４図は従来の遅延回路の回路図、第５図（ａ＞は従来の
遅延回路に使用する容量素子の平面図、第５図（ｂ）は
第５図（ａ）のＹ−Ｙ線断面図である。 １０１、：３０１．４０１・・・Ｐ型シリコン基板、１
０２．３０２，４０２・・・Ｎ型拡散層、１０３２０３
．３０３，４０３・・・素子分離絶縁領域、１０４．３
０４．４０４・・・絶縁膜、］０５２０５３０５・・・
多結晶シリコン膜、１０６，２０６，３０６　・＝入力
端子、１０７，２０７−１〜２０７−２．３０７・・・
出力端子、１０８．２０８　３０８４０８・コンタクト
ホール、１０９，２０９，３０９．４０９・・・第２電
極配線、３１０・・・窒化シリコン膜、３１１・・・ア
ルミニウム膜、４１２・・第１電極、ＣＩ、Ｃ２−・・
容量、Ｑ１〜Ｑ６・・Ｍｏｓトランジスタ、ＶＣＣ・・
・電源端子、Ｖ、、内入力端子、ＶＯＵ丁・・・出力端
子。

Claims (1)

【特許請求の範囲】
1. 　半導体基板表面部に選択的に設けられた素子分離絶縁
   領域で区画された素子領域に絶縁膜を介して所定幅の多
   結晶シリコン膜がジグザグ状に被着された抵抗素子から
   なる第１容量電極と、前記絶縁膜下の導電層からなる第
   ２容量電極とを有することを特徴とする半導体集積回路
   用遅延素子。