JPH0474020A - 低速同期シリアル／パラレル変換方式 - Google Patents
低速同期シリアル／パラレル変換方式Info
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- JPH0474020A JPH0474020A JP2186241A JP18624190A JPH0474020A JP H0474020 A JPH0474020 A JP H0474020A JP 2186241 A JP2186241 A JP 2186241A JP 18624190 A JP18624190 A JP 18624190A JP H0474020 A JPH0474020 A JP H0474020A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 23
- 238000003708 edge detection Methods 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 241001269238 Data Species 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力の高速直列データＤＡＴＡ Ｓを其のクロックＣＫ
によりシフトし並列データＤＡＴＡ 、に変換するシフ
トレジスタの出力を、別に与えられた低速クロックＣＬ
Ｋ 、。に同期して出力させる低速同期シリアル／パラ
レル変換方式に関し、 回路規模を大きくする原因の書込み用クロックと読出し
用のクロックの相違するエラスティックストアＢＳを使
用せずに、簡単な構成の低速同期シリアル／パラレル変
換方式の実現を目的とし、入力の高速直列データのクロ
ックＣＫにより前記の別に与えられた低速クロックＣＬ
Ｋ ＬＯのエツジを検出するエツジ検出回路と、其の検
出信号ｄと高速クロックＣＫにより入力の直列データＤ
ＡＴＡ ｓを並列データＤＡＴＡ ｐに変換するタイミ
ングｔを発生するＳ／Ｐタイミング発生回路を具え、前
記シフトレジスタの出力の並列データＤＡＴＡＰを前記
Ｓ／Ｐタイミング発生回路の出力のタイミングｔにより
ラッチして０フリツプフロツプへ入力し前記の別に与え
られた低速クロックＣＬＫ ＬＯに同期して出力させる
ように構成する。
によりシフトし並列データＤＡＴＡ 、に変換するシフ
トレジスタの出力を、別に与えられた低速クロックＣＬ
Ｋ 、。に同期して出力させる低速同期シリアル／パラ
レル変換方式に関し、 回路規模を大きくする原因の書込み用クロックと読出し
用のクロックの相違するエラスティックストアＢＳを使
用せずに、簡単な構成の低速同期シリアル／パラレル変
換方式の実現を目的とし、入力の高速直列データのクロ
ックＣＫにより前記の別に与えられた低速クロックＣＬ
Ｋ ＬＯのエツジを検出するエツジ検出回路と、其の検
出信号ｄと高速クロックＣＫにより入力の直列データＤ
ＡＴＡ ｓを並列データＤＡＴＡ ｐに変換するタイミ
ングｔを発生するＳ／Ｐタイミング発生回路を具え、前
記シフトレジスタの出力の並列データＤＡＴＡＰを前記
Ｓ／Ｐタイミング発生回路の出力のタイミングｔにより
ラッチして０フリツプフロツプへ入力し前記の別に与え
られた低速クロックＣＬＫ ＬＯに同期して出力させる
ように構成する。
本発明は、入力の高速のシリアルデータを、其の高速ク
ロックに対して低速の低速クロックに同期したパラレル
データに変換して出力する低速同期シリアル／パラレル
変換方式に関する。
ロックに対して低速の低速クロックに同期したパラレル
データに変換して出力する低速同期シリアル／パラレル
変換方式に関する。
上記の低速同期シリアル／パラレル変換方式の出力デー
タは、その低速クロックが入力の高速クロックに対して
位相が確定していない非同期の場合でも、その非同期の
低速クロックに同期して出力される必要がある。
タは、その低速クロックが入力の高速クロックに対して
位相が確定していない非同期の場合でも、その非同期の
低速クロックに同期して出力される必要がある。
従来の低速同期シリアル／パラレル変換方式は、第４図
に示す如く、入力の高速直列データＤＡＴＡＳを、其の
クロックＣＬににより、シフトレジスタ２０で１ビツト
づつシフトし並列データＤＡＴＡＰ。とする。
に示す如く、入力の高速直列データＤＡＴＡＳを、其の
クロックＣＬににより、シフトレジスタ２０で１ビツト
づつシフトし並列データＤＡＴＡＰ。とする。
そしてラッチ２１に、 Ｓ／Ｐタイミング発生回路２３
にて該クロックＣＬＫから発生したタイミングＬ０で書
き込み読み出して、該並列データＤＡＴＡＰ。を、２４
のエラスティックストアＥＳに、ＣＬＫ分周回路２２に
て該高速クロックＣＬＫを分周した該高速クロックＣＬ
Ｋと同期した低速クロックＣＬＫ ｔ＋で書き込む。そ
して２４のエラスティックストアＢＳに書込まれた並列
データＤＡＴＡ、を、前記高速クロックＣＬにとは非同
期の低速クロックＣＬＫ ｔｚで読出して外部へ出力す
る構成となっていた。
にて該クロックＣＬＫから発生したタイミングＬ０で書
き込み読み出して、該並列データＤＡＴＡＰ。を、２４
のエラスティックストアＥＳに、ＣＬＫ分周回路２２に
て該高速クロックＣＬＫを分周した該高速クロックＣＬ
Ｋと同期した低速クロックＣＬＫ ｔ＋で書き込む。そ
して２４のエラスティックストアＢＳに書込まれた並列
データＤＡＴＡ、を、前記高速クロックＣＬにとは非同
期の低速クロックＣＬＫ ｔｚで読出して外部へ出力す
る構成となっていた。
従来の低速同期シリアル／パラレル変換方式は、上述の
如く、入力の高速の直列データＤＡＴＡ ｓをシフトレ
ジスタ２０で並列データＤＡＴＡ、。にＳ／Ｐ変換した
後、入力の高速クロックＣＬＫと同期した低速クロック
ＣＬＫ Ｌｌで、エラスティックストアＥＳ ２４に書
き込み、入力の高速クロックＣＬＫと非同期の低速クロ
ックＣＬＫ ｔｚで読み出して外部へ出力するため、回
路規模が大きくなると云う問題があった。
如く、入力の高速の直列データＤＡＴＡ ｓをシフトレ
ジスタ２０で並列データＤＡＴＡ、。にＳ／Ｐ変換した
後、入力の高速クロックＣＬＫと同期した低速クロック
ＣＬＫ Ｌｌで、エラスティックストアＥＳ ２４に書
き込み、入力の高速クロックＣＬＫと非同期の低速クロ
ックＣＬＫ ｔｚで読み出して外部へ出力するため、回
路規模が大きくなると云う問題があった。
本発明の課題は、回路規模を大きくする原因のエラステ
ィックストアＢＳを使用せずに、簡単な構成の低速同期
シリアル／パラレル変換方式を提供することにある。
ィックストアＢＳを使用せずに、簡単な構成の低速同期
シリアル／パラレル変換方式を提供することにある。
りＤＡＴＡ、。に変換するタイミングｔを発生するＳ／
Ｐタイミング発生回路３を具え、前記シフトレジスタ１
の出力の並列データＤＡＴＡＰ６を前記Ｓ／Ｐタイミン
グ発生回路３の出力のタイミングｔによりラッチ４に書
き込み読み出してＤフリップフロップ５へ入力し、前記
の別に与えられた低速クロックＣＬＫ ＬＯに同期して
並列データＤＡＴＡ、を出力させるように構成した本発
明によって解決される。
Ｐタイミング発生回路３を具え、前記シフトレジスタ１
の出力の並列データＤＡＴＡＰ６を前記Ｓ／Ｐタイミン
グ発生回路３の出力のタイミングｔによりラッチ４に書
き込み読み出してＤフリップフロップ５へ入力し、前記
の別に与えられた低速クロックＣＬＫ ＬＯに同期して
並列データＤＡＴＡ、を出力させるように構成した本発
明によって解決される。
（１１題を解決するための手段〕
この課題は、第１図の原理図の如く、入力の高速直列デ
ータＤＡＴＡｓを其のクロックＣＫによりシフトし並列
データＤＡＴＡｐに変換するシフトレジスタ１の出力を
、別に与えられた低速クロックＣＬＫ Ｌｌｌに同期し
て出力させる低速同期シリアル／パラレル変換方式にお
いて、前記入力の高速直列データＤＡＴＡｓのクロック
ＣＫにより、前記の別に与えられた低速クロックＣＬＫ
Ｌｌｌのエツジを検出するエツジ検出回路２と、其の
検出信号ｄと前記高速クロックＣＫにより、入力の直列
データＤＡＴＡｓを並列デー〔作用〕 本発明のエツジ検出回路２は、シフトレジスタ１へ入力
する高速の直列データＤＡＴＡｓのクロックＣＫにより
、別に与えられた低速クロックＣＬＫ ｔｏの立上り又
は立下りのエツジを検出してＳ／Ｐタイミング発生回路
３へ送出する。Ｓ／Ｐタイミング発生回路３は、エツジ
検出回路２の検出信号ｄと前記入力データの高速クロッ
ク（Ｊにより、入力の直列データＤＡＴＡｓを並列デー
タＤＡＴＡＰ＠に変換するタイミングｔを発生してラッ
チ４へ送出する。ラッチ４は、Ｓ／Ｐタイミング発生回
路３からのタイミングｔで、シフトレジスタ１の出力の
並列データＤＡＴＡＰＯを書き込み、 Ｄフリップフロ
ップ５へ読み出す。 Ｄフリップフロップ５は、ラッチ
４から入力した並列データＤＡＴＡＰ。を前記の別に与
えられた低速クロックＣＬＫ ＬＯにより出力端ａに出
力し並列データＤＡＴＡＰを外部へ出力する。
ータＤＡＴＡｓを其のクロックＣＫによりシフトし並列
データＤＡＴＡｐに変換するシフトレジスタ１の出力を
、別に与えられた低速クロックＣＬＫ Ｌｌｌに同期し
て出力させる低速同期シリアル／パラレル変換方式にお
いて、前記入力の高速直列データＤＡＴＡｓのクロック
ＣＫにより、前記の別に与えられた低速クロックＣＬＫ
Ｌｌｌのエツジを検出するエツジ検出回路２と、其の
検出信号ｄと前記高速クロックＣＫにより、入力の直列
データＤＡＴＡｓを並列デー〔作用〕 本発明のエツジ検出回路２は、シフトレジスタ１へ入力
する高速の直列データＤＡＴＡｓのクロックＣＫにより
、別に与えられた低速クロックＣＬＫ ｔｏの立上り又
は立下りのエツジを検出してＳ／Ｐタイミング発生回路
３へ送出する。Ｓ／Ｐタイミング発生回路３は、エツジ
検出回路２の検出信号ｄと前記入力データの高速クロッ
ク（Ｊにより、入力の直列データＤＡＴＡｓを並列デー
タＤＡＴＡＰ＠に変換するタイミングｔを発生してラッ
チ４へ送出する。ラッチ４は、Ｓ／Ｐタイミング発生回
路３からのタイミングｔで、シフトレジスタ１の出力の
並列データＤＡＴＡＰＯを書き込み、 Ｄフリップフロ
ップ５へ読み出す。 Ｄフリップフロップ５は、ラッチ
４から入力した並列データＤＡＴＡＰ。を前記の別に与
えられた低速クロックＣＬＫ ＬＯにより出力端ａに出
力し並列データＤＡＴＡＰを外部へ出力する。
以上の如く、本発明の低速同期シリアル／パラレル変換
方式は、エラスティックストアＥＳを使用せずに、簡単
な構成の低速同期シリアル／パラレル変換方式となるの
で問題は解決される。
方式は、エラスティックストアＥＳを使用せずに、簡単
な構成の低速同期シリアル／パラレル変換方式となるの
で問題は解決される。
第２図は本発明の実施例の低速同期シリアル／パラレル
変換方式の構成を示すブロック図であり、第３図はその
動作を説明するためのタイムチャートである。
変換方式の構成を示すブロック図であり、第３図はその
動作を説明するためのタイムチャートである。
第２図の実施例のブロック図では、シフトレジスタ１は
シフトレジスタＡであり、エツジ検出回路２は、Ｄフリ
ップフロップＢ、とＤフリップフロップＢ２とアンドゲ
ートＣで構成され、Ｓ／Ｐタイミング発生回路３は、シ
フトレジスタＤで構成されて、ラッチ４もＤフリップフ
ロップＢ、で構成される。そして、シフトレジスタＡは
、入力のシリアルデータａを高速クロックｂにより １
ビツトづつｎ段シフトして並列データｄ１〜ｄ、、に変
換する。
シフトレジスタＡであり、エツジ検出回路２は、Ｄフリ
ップフロップＢ、とＤフリップフロップＢ２とアンドゲ
ートＣで構成され、Ｓ／Ｐタイミング発生回路３は、シ
フトレジスタＤで構成されて、ラッチ４もＤフリップフ
ロップＢ、で構成される。そして、シフトレジスタＡは
、入力のシリアルデータａを高速クロックｂにより １
ビツトづつｎ段シフトして並列データｄ１〜ｄ、、に変
換する。
第３図のタイムチャートは、ｎ＝４の場合である。
第３図のタイムチャートを参照して、エツジ検出回路２
のＤフリップフロップＢ、は、そのＤ入力端に入力する
低速クロックＣを、シフトレジスタ＾へ入力する直列デ
ータａの高速クロックｂをＣＫ端に入力して正出力端口
から出力ｅを出力する。
のＤフリップフロップＢ、は、そのＤ入力端に入力する
低速クロックＣを、シフトレジスタ＾へ入力する直列デ
ータａの高速クロックｂをＣＫ端に入力して正出力端口
から出力ｅを出力する。
そして次のＤフリップフロップＢ２のＤ入力端とアンド
ゲートＣの第１人力へ入力し、ＤフリップフロップＢｔ
は其の負出力端Ｑから出力ｆを出力してアンドゲートＣ
の第２人力へ入力する。そしてアンドゲートＣが第１人
力の出力ｅと第２人力の出力ｆの論理積をとり、その出
力ｇを高速クロックｂの立ち上りの検出信号としてＳ／
Ｐタイミング発生回路３のシフトレジスタＤへ送出する
。Ｓ／Ｐタイミング発生回路３のシフトレジスタＤは、
前記検出信号ｇと高速クロックｂとでタイミング信号り
を発生してラッチ４のＤフリップフロップＢ３のＣＫ端
に供給する。ラッチ４のＤフリップフロップＢ３は、そ
のタイミング信号りにより、シフトレジスタへの出力の
並列データｄ１〜ｄ４を書き込み、出力端０から並列デ
ータ１１〜ｉ４を読み出して出力回路５のＤフリップフ
ロップＢ４のＤ入力端へ入力する。出力回路５のＤフリ
ップフロップＢ４は、ラッチ４のＤフリップフロップＢ
、の出力端口から入力した並列データｉ Ｉ−ｉ ４を
、前記の別に与えられた低速クロックＣに同期して出力
端Ｑから並列データｊ、〜ｊ４を外部へ出力する。
ゲートＣの第１人力へ入力し、ＤフリップフロップＢｔ
は其の負出力端Ｑから出力ｆを出力してアンドゲートＣ
の第２人力へ入力する。そしてアンドゲートＣが第１人
力の出力ｅと第２人力の出力ｆの論理積をとり、その出
力ｇを高速クロックｂの立ち上りの検出信号としてＳ／
Ｐタイミング発生回路３のシフトレジスタＤへ送出する
。Ｓ／Ｐタイミング発生回路３のシフトレジスタＤは、
前記検出信号ｇと高速クロックｂとでタイミング信号り
を発生してラッチ４のＤフリップフロップＢ３のＣＫ端
に供給する。ラッチ４のＤフリップフロップＢ３は、そ
のタイミング信号りにより、シフトレジスタへの出力の
並列データｄ１〜ｄ４を書き込み、出力端０から並列デ
ータ１１〜ｉ４を読み出して出力回路５のＤフリップフ
ロップＢ４のＤ入力端へ入力する。出力回路５のＤフリ
ップフロップＢ４は、ラッチ４のＤフリップフロップＢ
、の出力端口から入力した並列データｉ Ｉ−ｉ ４を
、前記の別に与えられた低速クロックＣに同期して出力
端Ｑから並列データｊ、〜ｊ４を外部へ出力する。
以上の如く、第２図の本発明の実施例の低速同期シリア
ル／パラレル変換方式は、従来の複雑な構成のエラステ
ィックストアＥＳを使用せず、Ｄフリップフロップやア
ンドゲート等の簡単な回路で構成されているので問題は
無い。
ル／パラレル変換方式は、従来の複雑な構成のエラステ
ィックストアＥＳを使用せず、Ｄフリップフロップやア
ンドゲート等の簡単な回路で構成されているので問題は
無い。
父上記実施例では低速クロックの立上りエツジを用いた
が、立下りエツジを用いてもよい事は申すまでも無い。
が、立下りエツジを用いてもよい事は申すまでも無い。
以上説明した如く、本発明によれば、入力の高速データ
と非同期の関係の低速側クロックに同期したシリアル／
パラレル変換が、エラスティックストアＥＳを使用しな
いために、小さい規模の回路で実現できる効果が得られ
る。
と非同期の関係の低速側クロックに同期したシリアル／
パラレル変換が、エラスティックストアＥＳを使用しな
いために、小さい規模の回路で実現できる効果が得られ
る。
第１図は本発明の低速同期シリアル／パラレル変換方式
の基本構成を示す原理図、 第２図は本発明の実施例の低速同期シリアル／パラレル
変換方式の構成を示すブロック図、第３図は本発明の実
施例の動作を説明するためのタイムチャート、 第４図は従来の低速同期シリアル／パラレル変換方式の
ブロック図である。 図において、１は直列／並列変換のシフトレジスタ、２
はエツジ検出回路、３はＳ／Ｐタイミング発生回路、４
はラッチ、５は出力回路のＤフリッブフロップである。
の基本構成を示す原理図、 第２図は本発明の実施例の低速同期シリアル／パラレル
変換方式の構成を示すブロック図、第３図は本発明の実
施例の動作を説明するためのタイムチャート、 第４図は従来の低速同期シリアル／パラレル変換方式の
ブロック図である。 図において、１は直列／並列変換のシフトレジスタ、２
はエツジ検出回路、３はＳ／Ｐタイミング発生回路、４
はラッチ、５は出力回路のＤフリッブフロップである。
Claims (1)
- 【特許請求の範囲】 入力の高速直列データ（ＤＡＴＡ＿Ｓ）を其のクロック
（ＣＫ）によりシフトし並列データ（ＤＡＴＡ＿Ｐ）に
変換するシフトレジスタ（１）の出力を、別に与えられ
た低速クロック（ＣＬＫ＿Ｌ＿Ｏ）に同期して出力させ
る低速同期シリアル／パラレル変換方式において、該入
力の高速直列データのクロック（ＣＫ）により前記の別
に与えられた低速クロック（ＣＬＫ＿Ｌ＿Ｏ）のエッジ
を検出するエッジ検出回路（２）と、其の検出信号（ｄ
）と前記高速クロック（ＣＫ）により、入力の直列デー
タ（ＤＡＴＡ＿Ｓ）を並列データ（ＤＡＴＡ＿Ｐ）に変
換するタイミング（ｔ）を発生するＳ／Ｐタイミング発
生回路（３）を具え、 前記シフトレジスタ（１）の出力の並列データ（ＤＡＴ
Ａ＿Ｐ）を前記Ｓ／Ｐタイミング発生回路（３）の出力
のタイミング（ｔ）によりラッチ（４）して出力回路の
Ｄフリップフロップ（５）へ入力し、前記の別に与えら
れた低速クロック（ＣＬＫ＿Ｌ＿Ｏ）に同期して出力さ
せることを特徴とした低速同期シリアル／パラレル変換
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186241A JPH0474020A (ja) | 1990-07-13 | 1990-07-13 | 低速同期シリアル／パラレル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186241A JPH0474020A (ja) | 1990-07-13 | 1990-07-13 | 低速同期シリアル／パラレル変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474020A true JPH0474020A (ja) | 1992-03-09 |
Family
ID=16184823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186241A Pending JPH0474020A (ja) | 1990-07-13 | 1990-07-13 | 低速同期シリアル／パラレル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0474020A (ja) |
-
1990
- 1990-07-13 JP JP2186241A patent/JPH0474020A/ja active Pending
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