JPH0468672A - クリップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はクリップ回路に関し、特にクリップ電圧付近の
歪の改善、人力信号対出力信号の直流オフセット電圧を
低減する回路技術に関する。

［従来の技術］ クリップ回路は、入力波形のあるレベル以上、又はある
レベル以下の波形を作り出す回路として、例えばビデオ
機器においては、ダーククリップ、ホワイトクリップ、
ブランキング等の処理に用いられている。

第８図はｎｐｎ　）ランジスタにより構成した低レベル
クリップ回路を例示しており、第９図はその特性を示し
ている。

即ち、トランジスタＱ２１．Ｑ２２は差動対に接続され
、トランジスタＱ２１のベースに入力信号Ｖｉｎが、ト
ランジスタＱ２２のベースにクリップ電圧Ｖｒがそれぞ
れ印加される。そして、出力信号Ｖｏは、共通接続され
た両トランジスタＱ２１、Ｑ２２のエミッタから得られ
る。　このようなりリップ回路において、トランジスタ
Ｑ２１、Ｑ２２の各コレクタ電流をＩｃ２ＬＩｃ２２、
定電流回路Ｃ３２１を流れる電流をＩｅとすると、Ｉｃ
２１＋Ｉｃ２２＝Ｉｅ−−−−−−（１）の関係かある
。

出力信号Ｖｏについては、 Ｖｉｎ−Ｖｔ−１ｉ　ｎ（Ｉｃ２１／　Ｉｓ）＋Ｖｔ−
ｌ１　ｎ（Ｉｃ２２／　ｌ５）＝Ｖｒ・・・・・・（２
） 但し、前記（２）式においてＶｔ＝ｋＴ／ｑであリ、ｑ
は電荷、ｋはポルツマン定数、Ｔは絶対温度、ＩｓはＱ
２１、Ｑ２２の飽和電流である。

Ｖｏ＝Ｖｉｎ−＝Ｖｔ−１ｎ（Ｉｃ２１／ｌ５）−−（
３）の関係か成立ち、前記（１）〜（３）式より出力信
号Ｖｏを求めると、 Ｖｏ＝Ｖｒ−ＶＢＥ＋Ｖｔ−１ｎ　（１＋　ｅ　””−
ｖ１′”’）・・・・・・（４） 但し、前記（４）式において、ＶＢＢはトランジスタの
ベース・エミッタ間電圧であり、ＶＢＥ＝Ｖｔ−Ａｎ　
（Ｉｅ／　Ｉｓ）である。

第９図は前記（４）式をグラフ化したものである。この
特性図から解るように、入力信号Ｖｉｎかクリップ電圧
Ｖｒの近傍では、上下的５０ｍＶ程度の領域に歪を生じ
る。これは、クリップ電圧Ｖｒ付近におけるトランジス
タＱ２１、Ｑ２２の切り換わり領域（ダイナミックレン
ジ）の特性か影響するためである。

第１０図はこの様子を時間軸上の波形で示したものであ
り、第１Ｏ図（ａ）に示すような入力波形が印加される
と、同図（ｂ）に示すようにクリップ電圧付近で歪んだ
波形となって表れる。

［発明が解決しようとする課題］ 一般に、この程度の歪については許容される場合かある
。しかし、カラービデオ回路において、例えば低レベル
クリップを行うダーククリップやブランキング等では、
映像信号の基準線（黒レベル）近くの画面出力をつぶす
ことになり、その結果、コントラストを弱める。

このため、実際には第１１図に示すように、黒レベルＡ
より５〜１０％白レベルＣ側によった位置Ｂを黒レベル
のセットアツプレヘルとして、この歪による影響を回避
している。

又、このような基準線近くのずれは、ブランキング信号
の処理においても同様である。

一方、高レベルクリップにおいても、クリップ特性の問
題は前記同様に生じ、特にカラービデオカメラから出力
されるＲ、Ｇ、Ｂの色信号に対してホワイトクリップを
かけた場合に、色感度の差異により各色毎のクリップレ
ベルに違いを生じて、高輝度の信号に対する色バランス
か崩れ、色付きを生じる。

もし、これらの難点に対してクリップ特性に歪か無く、
クリップ電圧付近で急峻に切り換わるクリップ回路であ
れば、前述のようなセットアツプしペルの設定や、色の
バラツキを無くすことかできる。

このような観点から、本発明者は第１２図に示すような
りリップ回路を検討した。即ち、入力信号Ｖｉｎと出力
信号Ｖｏｕｔとの比較出力をトランジスタＱ２１のベー
スに印加する比較増幅器２１と、クリップ電圧ｖｂと出
力信号Ｖｏｕｔとの比較出力をトランジスタＱ２２のベ
ースに印加する比較増幅器２２とを設けたちのである。

この構成によれば、出力信号Ｖｏｕｔの帰還作用により
トランジスタＱ２１、Ｑ２２の切り換わりか高速化され
、前記クリップ歪を低減することかできる。

しかし、回路構成か複雑であるため素子数か多く、消費
電力も大になってしまう。そして、比較増幅器を用いて
いるので、周波数帯域を安定に広げることか難しい、等
の問題かある。

本発明は、前記問題点を解消すへくなされたものであり
、その目的は回路構成か簡単である上に、クリップ電圧
付近の歪を改善し、更に入力対出力の直流オフセット電
圧を低減できるクリップ回路を提供することにある。

［課題を解決するだめの手段コ 本発明に係る前記目的は、差動対に接続されたトランジ
スタにより構成され、入力信号とクリップ電圧とがそれ
ぞれ印加されたトランジスタにより構成される差動回路
と、該差動回路の基準電位、例えば共通接続されたエミ
ッタを基準として出力信号を得る出力回路と、前記差動
回路の差動出力を入力信号とクリップ電圧との電圧差に
応じて前記出力回路に選択的に伝達する能動負荷、例え
ばクリップ電圧と入力信号との電圧差に対応した差動出
力電流のうち大きい電流を選択的に出力回路に伝達する
ように構成した実質的にスイッチ機能を有している能動
負荷とにより構成したクリップ回路によって達成される
。

［作用］ 前記構成のクリップ回路によれば、差動回路と能動負荷
との組合せにより高利得て入力信号とクリップ電圧の比
較か可能になり、この高感度な比較出力か比較回路の基
準電位を基準とする出力回路に伝達されるので、クリッ
プ電圧付近の歪を改善し得るとともに、入力対出力の直
流オフセット電圧を低減することかできる。更に、帰還
回路等が不要であるため回路構成を簡略化することかて
き、ＩＣ化に適している上に周波数特性か良好になる。

［実施例−１コ 以下、第１図〜第４図を参照して本発明を適用したクリ
ップ回路の第１実施例を説明する。尚、第１図はクリッ
プ回路の回路図、第２図は入力対圧力特性図、第４図及
び第５図は動作を説明するために簡略化した回路図であ
る。

第１図を参照して回路構成を説明する。

ｎｐｎ　）ランジスタＱＩＳＱ３は入力信号Ｖｉｎとク
リップ電圧ｖｂとの比較を行なう差動回路を構成し、ダ
イオード接続されたｎ、ｐｎｈランジスタＱ２は、出力
信号Ｖｏｕｔを得るための出力回路を構成する。ｐｎｐ
）ランジスタＱ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、トラン
ジスタＱ１〜Ｑ３の能動負荷として作用する。

ｐｎｐ　トランジスタＱ９、ＱＩＯは、トランジスタＱ
６のコレクタ電流■６及びトランジスタＱ８のコレクタ
電流Ｉ８の吸い込みを適宜行うものであり、この電流吸
い込み作用はトランジスタＱ１、Ｑ３の動作状態に対応
して行われる。

抵抗Ｒ、ダイオード接続されたトランジスタＱ１１、Ｑ
１２、定電流回路Ｃ３２は、トランジスタＱ９、ＱＩＯ
のバイアス電圧を設定する。

次に、回路動作を説明するか、回路動作は入力信号Ｖｉ
ｎとクリップ電圧ｖｂとの電圧差によって下記のように
異なる。

（ａ）Ｖｉｎ＜＜Ｖｂの場合について。

この場合はトランジスタＱｌはオフになり、電流■１の
電流経路か形成されず、トランジスタＱ４のベース電流
の経路も形成されないためオフになる。

しかし、トランジスタＱ３はオンになり、電流■３の電
流経路か形成されてトランジスタＱ５もオンになる。こ
の結果、トランジスタＱ２、Ｑ３を入力差動対とし、ト
ランジスタＱ５、Ｑ７、Ｑ８からなるウィルソン型カレ
ントミラーを能動負荷とする差動増幅器か構成される。

ここで各電流についてみると、各トランジスタＱ６〜Ｑ
８はコレクタ電流（以下において単に電流という）１６
〜Ｉ８を発生する。電流１６〜■８のうち電流■７は、
トランジスタＱ６、Ｑ８のベース電流分たけ電流■６、
■８より多いのであるか、前記ベース電流が微小電流で
あるので電流差を無視すると、Ｉ６＝■７＝Ｉ８の関係
に設定されている。電流Ｉ６は、トランジスタＱ１がオ
ンであれば電流Ｉｆとなるが、トランジスタＱ１かオフ
であるため電流■１の経路が形成されない。

故に電流Ｉ６は、トランジスタＱＩＯを介してＧＮＤに
流される。

従って、Ｖｉｎｅ＜Ｖｂの場合、入力信号Ｖｉｎか出力
信号Ｖｏｕｔに作用することはな・（、第１図に示した
クリップ回路は第３図に示したような回路構成になる。

電流■７はトランジスタＱ５を介してトランジスタＱ２
を流れる電流Ｉ２になり、電流Ｉ８ｉまトランジスタＱ
３を介して流れる電流Ｉ３になる。従って、電流■２、
ＩＣについても１２＝１３の関係になり、トランジスタ
。２、Ｑ３にはＩｏ／２の同一電流が流れるのであるが
ら、クリップ電圧ｖｂと出力信号ＶｏｕｔどはＶｂ＝Ｖ
ｏｕｔの関係になり、高精度のバッファアンプとして動
作する。この場合、入力対出力特性は第２図の範囲Ａに
示すようになる。

（ｂ）Ｖｉｎ≦ｖｂの場合について。

この場合トランジスタＱ３はオンになり、トランジスタ
Ｑ１は完全にオフにならない。各電流についてはｌ６＝
１７＝Ｉ８の関係にあり、電流Ｉ３、■８についてはＱ
９のオフ又はオンに対応してｌ３＝Ｉ８又は１３＜１８
、即ちｌ３＝Ｉ８の関係になる。そして、電流１１、■
３等についてはＶｉｎとｖｂとの電圧差に対応して■１
〈■３の関係になるから、ＩＩ＜１３≦ｌ８＝１６の関
係か成り立つことになる。即ち、電流ＩＩより１６は大
きくなるためトランジスタＱＩＯはオンして１６−１１
の電流か流れる。トランジスタＱＩＯかオンすると、ト
ランジスタＱ４のベース電位は上昇してＱ４をオフに至
らしめ電流Ｉ７はトランジスタＱ５を介して流れ電流Ｉ
２となる。

一方、トランジスタＱ５かオンしていると、トランジス
タＱ９には、オンに至らしめるベース、エミッタｒＩｌ
ＩＴＬ圧か印加されないため電流Ｉ８はすべてトランジ
スタＱ３を介して流れることになる。

従って１３＝１２の関係が成り立ち、基本的には前記（
ａ）項と同様の回路動作か行われ、Ｖｏｕｔ＝ｖｂの出
力信号を得るバッファアンプか構成される。この場合の
入力対出力特性は、第２図にＢで示すようになる。

（ｃ）Ｖｊｎ≦ｖｂの場合について。

この場合トランジスタＱ１はオンになり、トランジスタ
Ｑ３はＶｉｎ、Ｖｂの電圧差に対応して電流１３を微小
に流す程度に動作するか、オフになる。電流Ｉ３が微小
に流れる場合、電流１１゜ＩＣについてはＩＩ＞１３の
関係になる。各電流については、１６＝Ｉ７＝１８の関
係は変化しないか、１１、ＩＣ及びＩＣ、Ｉ８の関係か
前記（ｂ）項と逆になる。

この結果、トランジスタＱ４かオンになり、トランジス
タＱ５かオフになるので、電流Ｉ７はトランジスタＱ４
を介してトランジスタＱ２に流れるようになり、１７＝
１２の関係は変わらない。

そして、１３＜１８の関係になり、トランジスタＱ９か
オンになって１８−１３の電流をＧＮＤに流すようにな
る。トランジスタＱ’ＩＯはオフとなって１１＝１６と
なる。

従って、電流１１＝１２の関係か成り立ち、Ｖｏｕｔ＝
Ｖｉｎの出力信号を得るバッファアンプが構成される。

さらにＶｉｎか大きくなり電流１１−０となると第１図
に示したクリップ回路は第４図に示した回路構成に書き
代えることかでき、前記（ａ）項における動作とは逆に
Ｖｉｎを入力とするバッファアンプか構成され、Ｖｏｕ
ｔ＝Ｖｉｎの出力信号か得られる。そして、出力信号Ｖ
ｏｕｔのレベルは、第２図にＣＤで示すように入力信号
Ｖｉｎのレベル変化に対応して変化する。

以上に本発明の一実施例を説明したか、ここでトランジ
スタＱ４、Ｑ５について更に説明する。

本実施例に示したように、Ｖｏｕｔ＝Ｖｂ、　Ｖｏｕｔ
＝Ｖｉｎの連続した出力信号を−の出力回路、換言すれ
ばトランジスタＱ２から同一条件で共通に得ようとすれ
ば、クリップ電圧ｖｂをトランジスタＱ２に伝達すると
ともに、総和でＩｏになる電流を定電流回路Ｃ８ｌに流
し、且つレベル変化する入力信号Ｖｉｎをトランジスタ
Ｑ２に伝達するとともに総和でＩｏとなる電流を定電流
回路ＣＳＩに流すためのスイッチ回路が必要になる。

そして、本実施例ではトランジスタＱ４、Ｑ５によって
前記スイッチ回路か構成され、入力信号Ｖｉｎに対応し
た出力信号Ｖｏｕｔを得る場合は、トランジスタＱ４が
オン状態に動作する結果、トランジスタＱ４、Ｑ６、Ｑ
７によるウィルソン型のカレントミラーか能動負荷とし
て構成されることになる。又、クリップ電圧ｖｂに対応
した出力信号Ｖ　ｏｕｔを得る場合は、トランジスタＱ
５かオン状態に動作する結果、トランジスタＱ５、Ｑ７
、Ｑ８によるウィルソン型のカレントミラーか能動負荷
として構成されることになる。

尚、クリップ回路はＩＣ化されるので、能動負荷を構成
する各ｐｎｐトランジスタＱ４〜Ｑ８は同一デバイスプ
ロセスにて形成され、各トランジスタＱ４〜Ｑ８の特性
が均一になる。又、ｎｐｎトランジスタＱ１〜Ｑ３につ
いても同一デバイスプロセスにて形成されるため、ベー
ス・エミッタ電圧ＶＢＥ等の特性にばらつきかない。従
って、差動増幅器の高速応答と相まってクリップ電圧精
度の向上と直流オフセット電圧の低減とを図ることかで
きる。

［実施例−２］ 次に、第５図を参照して本発明の第２実施例を説明する
。本実施例と前記第１実施例との相違点は、トランジス
タＱ９、ＱＩＯのバイアス回路を削除して回路構成を簡
略化したことにあり、同一の回路動作をなす部品につい
ては同一の符号を付して説明を省略する。

即ち、入力信号とクリップ電圧とか前記（ａ）（ｂ）項
で説明した関係にある場合は、トランジスタＱ４、Ｑ９
かオフになるか、トランジスタＱ５、ＱＩＯはオンにな
る。従って、ｌ６−ＩＩの電流は、トランジスタＱＩＯ
を介してＧＮＤに流れるようになる。

一方、前記（Ｃ）項で説明した場合は、トランジスタＱ
４、Ｑ９かオンになり、トランジスタ５、ＱＩＯかオフ
になる。従って、１８−１３の電流はトランジスタＱ９
を介してＧＮＤに流される。

尚、クリップ動作については、前記（ａ）〜（Ｃ）項で
説明したように行われる。　本実施例の場合、クリップ
電圧精度の向上、直流オフセット電圧の低減については
前記同様の効果が得られる上に、回路構成を大幅に簡略
化することかできる。

［実施例−３］ 次に、第６図及び第７図を参照して本発明の第３実施例
を説明する。本実施例に示すクリップ回路は、人力信号
Ｖｉｎかクリップ電圧ｖｂに対しハイレベルのときクリ
ップ動作を行うように構成したものであり、ビデオ機器
のホワイトクリップ回路等に好適である。

本実施例は、前記第２実施例を援用した構成である。即
ち、前記ｎｐｎ　）ランジスタＱ１〜Ｑ３をｐｎｐ　ト
ランジスタに変更して構成した差動増幅器を電源Ｖｃｃ
側に設けるとともにクリップ電圧ｖｂをハイレベルに設
定し、ｐｎｐトランジスタＱ４〜ＱＩＯをｎｐｎ　トラ
ンジスタに変更して構成した能動負荷を前記差動増幅器
とグラウンドＧＮＤとの間に設けたものである。

次に、回路動作を説明する。

入力信号Ｖｉｎとクリップ電圧ｖｂとか前記（ａ）の関
係にある場合は、トランジスタＱｌ〜Ｑ３がｐｎｐであ
るから、トランジスタＱ１かオンになり、トランジスタ
Ｑ３かオフになる。トランジスタＱｌのコレクタ電流１
１によりトランジスタＱ９、Ｑ４がオンになる。そして
、トランジスタＱ９によりトランジスタＱ８に電流Ｉ８
か供給され、トランジスタＱ４により電流■２、■７の
電流経路が形成される。

一方、トランジスタＱ３かオフすることにより、トラン
ジスタＱＩＯ１Ｑ５にベース電流が供給されず、これら
はオフになる。従って、出力信号Ｖｏｕｔと入力信号Ｖ
ｉｎとはＶｏｕｔ　＝Ｖｉｎの関係になり、第７図のＡ
に示すように入力信号Ｖｉｎのレベル変化に対応して出
力信号Ｖ　ｏｕｔかレベル変化することになる。

入力信号Ｖｉｎとクリップ電圧ｖｂとか前記（ｂ）の関
係にあるときは、トランジスタＱ３か微小な電流Ｉ３を
流す程度にオンするものの、基本的には前記同様の回路
動作か行われ、入力対出力特性は第７図にＢで示すよう
になる。

これに対し、前記（Ｃ）の関係に変化した場合は、電流
Ｉｆ＜１３の関係になるから、トランジスタＱ９、Ｑ４
がオフになり、トランジスタＱ１０、Ｑ５がオンになる
。電流Ｉ６はトランジスタＱＩＯを介して供給されるよ
うになり、トランジスタＱ５かオンすることによって電
流Ｉ２、■７の電流経路か形成される。従って、前記実
施例同様にＶｏｕｔ　＝Ｖｂの関係になり、入力対出力
特性は第７図にＣ−Ｄで示したようにハイレベルでクリ
ップされる。

本実施例で示したクリップ回路においても、クリップ電
圧精度の向上、直流オフセット電圧の低減は前記各実施
例同様に得られる。そして、各実施例に共通して回路構
成か簡単であり、特に抵抗を殆ど使用しないので回路設
計か容易であり、■Ｃ化に際し回路規模、面積か小にな
り集積度向上を図ることかできる。

又、全体の回路電流は１５■０て決定され、低消費電力
になすことかできる。ちなみに、ビデオ機器のように高
速動作を必要とする場合であっても１００μ八程度の微
小電流であり、低速駆動の場合は更に低減させることか
できる。更に、フィードバックループか小さいのて、周
波数帯域が広くなる、等の利点もある。

以上に本発明の詳細な説明したが、本発明は種々変形す
ることかできる。　例えば、前記実施例ではバイポーラ
トランジスタにより回路を構成しているか、ＭＯＳ）ラ
ンジスタにより構成してもよい。又、バイポーラとＭＯ
Ｓの混在ＩＣに形成することもてきる。

［発明の効果コ 以上に説明したように、本発明に係るクリップ回路は、
入力信号とクリップ電圧とがそれぞれ印加されたトラン
ジスタにより構成される差動回路より比較し、比較出力
を前記入力信号とクリップ電圧との電圧差、換言すれば
比較８カに対応して能動負荷を介して−の出力回路に伝
達するように構成した。

故に、比較出力及びクリップ電圧を高利得かつ高速応答
で出力回路に伝達することができ、クリップ電圧付近の
歪の改善、入力対出力間の直流オフセット電圧を低減す
ることかできる。しかも、回路構成か簡単であるため、
ＩＣ化に際し回路設計が容易になる上に、集積度の向上
を図ることかできる。

【図面の簡単な説明】

第１図〜第４図は本発明を適用したクリップ回路の第１
実施例を示すものであって、 第１図は回路図、 第２図は入力対出力特性図、 第３図及び第４図は回路動作を説明する要部の回路図、 第５図は本発明の第２実施例を示す回路図、第６図は本
発明の第３実施例を示す回路図、第７図は入力対出力特
性図、 第８図は従来のクリップ回路図、 第９図は第８図の出力特性図、 第１０図は入力波形図とクリップ波形図、第１１図は本
発明に先立って検討したクリップ回路の回路図 第１２図は従来例の回路図である。 図中の符号 Ｑ１〜Ｑ１２・・・トランジスタ Ｃ３Ｉ、Ｃ３２・・・定電流回路 ｖｂ　　・　・ Ｖｒｎ・　・ Ｖｏｕｔ　　。 Ｉｔ−ト クリップ電圧 ・入力信号 ・・出力信号 ８・・・電流。 第１図 第２図 ｉｎ 第６図 第 図 ■ｂ ｉｎ 第８図 Ｖｌ−Ｖｒ翰Ｖ） 第１０図 第１１図 一一一一時間（Ｍ　Ｓ’）

Claims (1)

【特許請求の範囲】
1. 入力信号とクリップ電圧とがそれぞれ印加されたトラン
   ジスタにより構成される差動回路と、該差動回路の基準
   電位を基準とした出力信号を得る出力回路と、前記差動
   回路から得られる差動出力を前記入力信号とクリップ電
   圧との電圧差に対応して前記出力回路に選択的に伝達す
   る能動負荷とにより構成したことを特徴とするクリップ
   回路。