JPH0466385B2 - - Google Patents

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Publication number
JPH0466385B2
JPH0466385B2 JP62050693A JP5069387A JPH0466385B2 JP H0466385 B2 JPH0466385 B2 JP H0466385B2 JP 62050693 A JP62050693 A JP 62050693A JP 5069387 A JP5069387 A JP 5069387A JP H0466385 B2 JPH0466385 B2 JP H0466385B2
Authority
JP
Japan
Prior art keywords
plating
conductive line
wiring lead
film
film substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP62050693A
Other languages
English (en)
Other versions
JPS63216353A (ja
Inventor
Yoshio Suzuki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Consejo Superior de Investigaciones Cientificas CSIC
Shindo Denshi Kogyo KK
Original Assignee
Consejo Superior de Investigaciones Cientificas CSIC
Shindo Denshi Kogyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Consejo Superior de Investigaciones Cientificas CSIC, Shindo Denshi Kogyo KK filed Critical Consejo Superior de Investigaciones Cientificas CSIC
Priority to JP62050693A priority Critical patent/JPS63216353A/ja
Publication of JPS63216353A publication Critical patent/JPS63216353A/ja
Publication of JPH0466385B2 publication Critical patent/JPH0466385B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/241Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、フイルム基板上に銅箔を接着し、
エツチング加工を施して回路パターンを形成して
後、IC・LSI等を実装するフイルムキヤリアに関
する。
従来の技術 第3図はフイルムキヤリアを示し、図中符号1
で示すものがフイルム基板であり、2がそのフイ
ルム基板1上で回路パターンを形成する各配線リ
ード、3が各配線リード2のフインガ部2a先端
とボデイングして該フイルム基板1上に実装する
IC・LSI等の電子部品である。
従来、この種のフイルムキヤリアでは、特にフ
インガ部2a先端の酸化を防ぎ、その部位におけ
る電気抵抗の増大を防止し、その他ICボンデイ
ングの確実性を確保するため、各配線リード2に
メツキを行う必要がある。金属メツキとしては、
各配線リード2に、電流を流してメツキを行う電
解メツキと化学的にメツキを行う無電解メツキと
があるが、信頼性の点から後者より前者の方が有
利である。そこで、従来のフイルムキヤリアの中
には、電解メツキを行うべく第3図に示すごとく
フイルム基板1の両側にその長さ方向にのびるメ
ツキ用導電ライン4を形成し、そのメツキ用導電
ライン4に各配線リード2を接続してそれら配線
リード2にそれぞれ電流を流し得るようにしたも
のがある。
ところが、このような構成とすると、各メツキ
用導電ライン4に複数の配線リード2を接続する
から、後にテスト電極2bを用いて電気テストを
行うときシヨートすることとなる。それ故、その
電気テストを行う前に、そのシヨートさせること
となるメツキ用導電ライン4部分を除去する必要
があつた。そして、従来はこの除去をプレスによ
る打ち抜きで行つていた。
発明が解決しようとする問題点 しかし、プレスによる打ち抜きでは、以下の問
題点があつた。
(1) 金型をつくらなければならない。
(2) 抜ち抜き工程が必要である。
(3) フイルム基板上に打ち抜きのための十分な余
裕がなければならず、回路のレイアウト上不利
である。
そこで、この発明の目的は、上述したフイルム
キヤリアにおいて、そのような問題点を解消し、
金型を必要とせず、抜ち抜き工程を不要として経
済的に有利とし、回路のレイアウト上も不利にな
らないようにすることにある。
問題点を解決するための手段 そこで、この発明は、たとえば以下の図示実施
例に示すとおり、フイルム基板1上に回路パター
ンとともにそのフイルム基板1の長さ方向にのび
るメツキ用導電ライン4を形成し、そのメツキ導
電ライン4にそれぞれ前記回路パターンの各配線
リード2を接続して電解メツキを行うときそれら
各配線リード2に前記メツキ用導電ライン4を用
いて電流を流し得るようにするフイルムキヤリア
おいて、前記各配線リード2の前記メツキ用導電
ライン4との接続部分に幅狭部5を形成すること
を特徴とする。
作 用 そして、フイルム基板1の一端側からメツキ用
導電ライン4をはがし、幅狭部5で切断してそこ
で各配線リード2と切り離し、そのメツキ用導電
ライン4のみを巻き取る。
実施例 以下、図面を参照しつつ、この発明の一実施例
につき説明する。
第1図にはこの発明の一実施例であるフイルム
キヤリアを示し、第3図に示す従来例と同様に、
図中符号2が回路パターンを形成する各配線リー
ドであり、4がその各配線リード2を接続するメ
ツキ用導電ラインであつて、ともに第3図に示す
と同様なフイルム基板1上に形成する。そして、
メツキ用導電ライン4は、同じくそのフイルム基
板1の長さ方向にのびるものである。
ところが、この発明によるフイルムキヤリアで
は、それらの各配線リード2のメツキ用導電ライ
ン4との接続部分に図示するごとく幅狭部5を形
成する。幅狭部5は、各配線リード2の両側にく
びれ6,7を設けてつくる。
そして、たとえば第1図に示すように、それら
のくびれ6または7の先端からメツキ用導電ライ
ン4の外側縁4aまでの距離をそれぞれaまたは
bとすると、 a>b とし、それらのくびれ6,7を各配線リード2の
両側に形成する。
しかして、メツキ用導電ライン4を用いて各配
線リード2に電流を流して電解メツキを行つて
後、フイルム基板1の一端側(第1図に示す例で
は右側)からメツキ用導電ライン4を、第2図に
示すごとくできるだけ各配線リード2にそれを剥
離する力が加わらないように、手で外向きにはが
す。すると、幅狭部5で切断して各配線リード2
と切り離し、そのメツキ用導電ライン4のみをフ
イルム基板1上から順次はがしながら巻き取るこ
とができる。
発明の効果 したがつて、この発明によれば、次の効果があ
る。
(1) 金型が不要となるから経済的である。
(2) メツキ用導電ラインを手ではがすから、手数
のかかる打ち抜き工程をなくすことができ、経
済的である。
(3) 打ち抜きを行わないから、回路のレイアウト
に余裕ができ、スペース的に有利となる。
【図面の簡単な説明】
第1図および第2図にはこの発明の一実施例で
あるフイルムキヤリアを示し、第1図はその部分
拡大平面図、第2図はそのメツキ用導電ラインの
引きはがしと配線リードとの切り離しを説明する
斜視図である。第3図は、従来のフイルムキヤリ
アの部分平面図である。 1……フイルム基板、2……配線リード、4…
…メツキ用導電ライン、5……幅狭部。

Claims (1)

  1. 【特許請求の範囲】 1 フイルム基板上に回路パターンとともにその
    フイルム基板の長さ方向にのびるメツキ用導電ラ
    インを形成し、そのメツキ用導電ラインにそれぞ
    れ前記回路パターンの各配線リードを接続して電
    解メツキを行うときそれら各配線リードに前記メ
    ツキ用導電ラインを用いて電流を流し得るように
    するフイルムキヤリアおいて、前記各配線リード
    の前記メツキ用導電ラインとの接続部分に幅狭部
    を形成してなる、フイルムキヤリア。 2 前記各配線リードの両側にくびれを設けて前
    記幅狭部を形成してなる、前記特許請求の範囲第
    1項に記載のフイルムキヤリア。 3 前記フイルム基板上から前記メツキ用導電ラ
    インをはがすとき、前記各配線リードにそれを剥
    離する力が加わらないように、前記くびれを前記
    各配線リードの両側で互い違いに形成してなる、
    前記特許請求の範囲第2項に記載のフイルムキヤ
    リア。
JP62050693A 1987-03-05 1987-03-05 フイルムキヤリア Granted JPS63216353A (ja)

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JP62050693A JPS63216353A (ja) 1987-03-05 1987-03-05 フイルムキヤリア

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JP62050693A JPS63216353A (ja) 1987-03-05 1987-03-05 フイルムキヤリア

Publications (2)

Publication Number Publication Date
JPS63216353A JPS63216353A (ja) 1988-09-08
JPH0466385B2 true JPH0466385B2 (ja) 1992-10-23

Family

ID=12866003

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JP62050693A Granted JPS63216353A (ja) 1987-03-05 1987-03-05 フイルムキヤリア

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JPS63216353A (ja) 1988-09-08

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