JPH0466131B2 - - Google Patents
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- JPH0466131B2 JPH0466131B2 JP60091421A JP9142185A JPH0466131B2 JP H0466131 B2 JPH0466131 B2 JP H0466131B2 JP 60091421 A JP60091421 A JP 60091421A JP 9142185 A JP9142185 A JP 9142185A JP H0466131 B2 JPH0466131 B2 JP H0466131B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- flip
- frequency
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は分周回路に関する。
分周回路は種々様々な回路で使われるものであ
るが、その一例として周波数判別回路がある。第
５図は、分周回路を用いて構成される周波数判別
回路を示す回路図である。
るが、その一例として周波数判別回路がある。第
５図は、分周回路を用いて構成される周波数判別
回路を示す回路図である。
第５図の回路では、基準信号Srとして周波数r
の信号が、制御回路１１に入力される。制御回路
１１は、この基準入力に従つて、第６図に示すよ
うなタイミングのリセツト信号SRとゲート信号SG
を得る。
の信号が、制御回路１１に入力される。制御回路
１１は、この基準入力に従つて、第６図に示すよ
うなタイミングのリセツト信号SRとゲート信号SG
を得る。
クロツクCK0として与えられる被検波入力は1/
２分周回路１２にて、周波数Kから周波数1/2Kに
分周される。この1/2クロツク（分周出力）CK1
とゲート信号SGの論理積をアンド回路１３でと
り、その出力をカウンタ１４に与える。これによ
りゲート信号SGがハイレベルの期間Tr（＝１／r） だけ、1/2クロツクCK1がカウンタ１４に入力さ
れる。したがつて、カウンタ１４が、1/2クロツ
クCK1（周波数1/2K、周期2TK）（第６図参照）
のカウントを開始してから、nTK（TKはクロツク
CK0の一周期）後に、ロウレベルからハイレベル
に切り換わる信号を出力するカウンタとすると、
周波数Kが、 Tr＜nTK（K＜nr）…(1) のときは、カウンタ１４の出力はロウレベルのま
まである。一方、周波数Kが、 Tr＞nTK （K＞nr） …(2) を満足するときは、カウンタ１４の出力はハイレ
ベルに切り換わる。この後、カウンタ１４はリセ
ツト信号SRによつてリセツトされ、その出力がロ
ウレベルとなる。
２分周回路１２にて、周波数Kから周波数1/2Kに
分周される。この1/2クロツク（分周出力）CK1
とゲート信号SGの論理積をアンド回路１３でと
り、その出力をカウンタ１４に与える。これによ
りゲート信号SGがハイレベルの期間Tr（＝１／r） だけ、1/2クロツクCK1がカウンタ１４に入力さ
れる。したがつて、カウンタ１４が、1/2クロツ
クCK1（周波数1/2K、周期2TK）（第６図参照）
のカウントを開始してから、nTK（TKはクロツク
CK0の一周期）後に、ロウレベルからハイレベル
に切り換わる信号を出力するカウンタとすると、
周波数Kが、 Tr＜nTK（K＜nr）…(1) のときは、カウンタ１４の出力はロウレベルのま
まである。一方、周波数Kが、 Tr＞nTK （K＞nr） …(2) を満足するときは、カウンタ１４の出力はハイレ
ベルに切り換わる。この後、カウンタ１４はリセ
ツト信号SRによつてリセツトされ、その出力がロ
ウレベルとなる。
ここで、カウンタ１４は、その入力クロツク
CK1の立ち下がりタイミングでカウント値が更新
されるものとすると、ゲート信号SGの立ち上がり
タイミングから、クロツクCK1の最初の立ち下が
りタイミングまでの時間TK0は一定しない。つま
り、これは、 ０≦TK0≦2TK …(3) と表現される。次に、カウンタ１４の出力が、ク
ロツクCK1の最初の立ち下がりタイミングから
（ｍ−１）TK後にハイレベルに切り換わるとする
と、ゲート信号SGの立ち上がりタイミングからカ
ウンタ１４の出力がハイレベルに切り換わるタイ
ミングまでの時間nTKは、 nTK＝TK0（ｍ−１）TK＝（ｍ±１）TK …(4) で与えられるはずである。
CK1の立ち下がりタイミングでカウント値が更新
されるものとすると、ゲート信号SGの立ち上がり
タイミングから、クロツクCK1の最初の立ち下が
りタイミングまでの時間TK0は一定しない。つま
り、これは、 ０≦TK0≦2TK …(3) と表現される。次に、カウンタ１４の出力が、ク
ロツクCK1の最初の立ち下がりタイミングから
（ｍ−１）TK後にハイレベルに切り換わるとする
と、ゲート信号SGの立ち上がりタイミングからカ
ウンタ１４の出力がハイレベルに切り換わるタイ
ミングまでの時間nTKは、 nTK＝TK0（ｍ−１）TK＝（ｍ±１）TK …(4) で与えられるはずである。
しかし、ここで、カウントの終りを示すゲート
信号SGの立ち下がりタイミングで、クロツクCK1
がハイレベルにあると、この立ち下がりタイミン
グで、カウンタ１４のカウント値が“１”だけ更
新される。したがつて、この場合、カウンタ１４
の出力がハイレベルに切り換わるタイミングは、
実際は、クロツクCK1の半周期TK分だけ早くな
り、nTKは、 nTK＝（ｍ−１±１）TK …(5) となる。
信号SGの立ち下がりタイミングで、クロツクCK1
がハイレベルにあると、この立ち下がりタイミン
グで、カウンタ１４のカウント値が“１”だけ更
新される。したがつて、この場合、カウンタ１４
の出力がハイレベルに切り換わるタイミングは、
実際は、クロツクCK1の半周期TK分だけ早くな
り、nTKは、 nTK＝（ｍ−１±１）TK …(5) となる。
上述したように、第５図の周波数判別回路で
は、入力クロツクCK0の周波数Kを判別するため
のカウンタ１４の設定時間nTKが、場合によつて
は、予じめ定めた設定時間（ｍ±１）TKより、
短かい（ｍ−１±１）TKとなることがあり、入
力クロツク周波数Kを正確に判別できない場合が
ある。
は、入力クロツクCK0の周波数Kを判別するため
のカウンタ１４の設定時間nTKが、場合によつて
は、予じめ定めた設定時間（ｍ±１）TKより、
短かい（ｍ−１±１）TKとなることがあり、入
力クロツク周波数Kを正確に判別できない場合が
ある。
この問題を解決するために、カウンタ１４の立
ち上がりタイミングをTKだけ遅らせることが考
えられるが、このようにすると、入力クロツク
CK1の周期が2TKであるため、このクロツクCK1
の立ち上がりと立ち下がりの両タイミングを使う
必要があり、構成が複雑となつてしまう。
ち上がりタイミングをTKだけ遅らせることが考
えられるが、このようにすると、入力クロツク
CK1の周期が2TKであるため、このクロツクCK1
の立ち上がりと立ち下がりの両タイミングを使う
必要があり、構成が複雑となつてしまう。
この発明は上記の事情に対処すべくなされたも
ので、周波数判定回路における被判定入力の分周
用に用いた際に、周波数判別用のカウンタの設定
時間が予じめ定められた設定時間より短くなつて
しまうことを防止することが可能な分周回路を提
供することを目的とする。
ので、周波数判定回路における被判定入力の分周
用に用いた際に、周波数判別用のカウンタの設定
時間が予じめ定められた設定時間より短くなつて
しまうことを防止することが可能な分周回路を提
供することを目的とする。
この発明は、少なくとも１つのＤフリツプフロ
ツプ回路から構成される分周回路本体と、この分
周回路本体の最終段となるＤフリツプフロツプ回
路のＱ出力をカウントするカウンタと、このカウ
ンタでのカウント動作停止時に、少なくとも最終
段となるＤフリツプフロツプ回路のデータ入力端
に、このＤフリツプフロツプ回路のＱ出力を供給
する手段とを備えることにより、上記目的を達成
するようにしたものである。
ツプ回路から構成される分周回路本体と、この分
周回路本体の最終段となるＤフリツプフロツプ回
路のＱ出力をカウントするカウンタと、このカウ
ンタでのカウント動作停止時に、少なくとも最終
段となるＤフリツプフロツプ回路のデータ入力端
に、このＤフリツプフロツプ回路のＱ出力を供給
する手段とを備えることにより、上記目的を達成
するようにしたものである。
以下、図面を参照してこの発明の一実施例を詳
細に説明する。
細に説明する。
第１図はこの発明の一実施例の構成を示す回路
図である。第１図は一実施例の分周回路を利用し
て周波数判定回路を構成したもので、この第１図
において、先の第５図と同一部分には同一符号を
示す。
図である。第１図は一実施例の分周回路を利用し
て周波数判定回路を構成したもので、この第１図
において、先の第５図と同一部分には同一符号を
示す。
第１図において、２１がこの発明の特徴とする
ホールド（保持）機能を備えた分周回路である。
この分周回路２１は、Ｄフリツプフロツプ回路２
２とスイツチ２３から成る。Ｄフリツプフロツプ
回路２には、クロツク入力として、周波数Kの被
判定入力、つまりクロツクCK0が与えられる。ス
イツチ２３は、Ｄフリツプフロツプ回路２２のＱ
出力と出力を択一的に選択するもので、その選
択出力は、Ｄフリツプフロツプ回路２２にそのデ
ータ入力として与えられる。
ホールド（保持）機能を備えた分周回路である。
この分周回路２１は、Ｄフリツプフロツプ回路２
２とスイツチ２３から成る。Ｄフリツプフロツプ
回路２には、クロツク入力として、周波数Kの被
判定入力、つまりクロツクCK0が与えられる。ス
イツチ２３は、Ｄフリツプフロツプ回路２２のＱ
出力と出力を択一的に選択するもので、その選
択出力は、Ｄフリツプフロツプ回路２２にそのデ
ータ入力として与えられる。
スイツチ２３の選択動作は、制御回路１１から
出力されるゲート信号SGによつて制御される。ス
イツチ２３は、ゲート信号SGがハイレベル(H)の期
間は、Ｄフリツプフロツプ回路２２の出力を選
択する。したがつて、この期間では、Ｄフリツプ
フロツプ回路２２は、クロツクCK0を1/2分周し、
クロツクCK1を得る。一方、スイツチ２３は、ゲ
ート信号SGがロウレベル(L)の期間は、Ｄフリツプ
フロツプ回路２２のＱ出力を選択する。したがつ
て、この期間では、Ｄフリツプフロツプ回路２２
の出力は一定レベルにホールドされる。したがつ
て、Ｄフリツプフロツプ回路２２のＱ出力をカウ
ント入力とするカウンタ１４は、ゲート信号SGが
ハイレベルの期間はカウント動作を行い、ロウレ
ベルの期間はカウント動作を停止する。
出力されるゲート信号SGによつて制御される。ス
イツチ２３は、ゲート信号SGがハイレベル(H)の期
間は、Ｄフリツプフロツプ回路２２の出力を選
択する。したがつて、この期間では、Ｄフリツプ
フロツプ回路２２は、クロツクCK0を1/2分周し、
クロツクCK1を得る。一方、スイツチ２３は、ゲ
ート信号SGがロウレベル(L)の期間は、Ｄフリツプ
フロツプ回路２２のＱ出力を選択する。したがつ
て、この期間では、Ｄフリツプフロツプ回路２２
の出力は一定レベルにホールドされる。したがつ
て、Ｄフリツプフロツプ回路２２のＱ出力をカウ
ント入力とするカウンタ１４は、ゲート信号SGが
ハイレベルの期間はカウント動作を行い、ロウレ
ベルの期間はカウント動作を停止する。
上記構成の分周回路２１をクロツクCK0の分周
に用いれば、ゲート信号SGがハイレベルの期間だ
け、クロツクCK0が1/2分周され、ゲート信号SG
がロウレベルに切り換わつても、1/2分周出力が
そのままホールドされるので、カウンタ１４は、
正確に、所望の設定時間（ｍ±１）TKを計るこ
とができる。
に用いれば、ゲート信号SGがハイレベルの期間だ
け、クロツクCK0が1/2分周され、ゲート信号SG
がロウレベルに切り換わつても、1/2分周出力が
そのままホールドされるので、カウンタ１４は、
正確に、所望の設定時間（ｍ±１）TKを計るこ
とができる。
これを、第２図のタイムチヤートを参照しなが
ら説明する。第２図において、TK0は第６図と同
様０〜2TKで表わされる。すなわち、Ｄフリツプ
フロツプ回路２２のＱ出力がロウレベルの期間か
ら1/2分周動作が始まると、TK0＝TK〜2TKとな
り、Ｑ出力がハイレベルの期間から始まると、
TK0＝０〜TKとなる。したがつてゲート信号SGの
立ち上がりタイミングからカウンタ１４の出力の
立ち上がりタイミングまでの時間nTKは、 nTK＝（ｍ±１）TK …(6) で与えられ、周波数KがKｒ＜nrのとき、カウ
ンタ１４の出力はロウレベルのままであり、K＞
nrのときは、カウンタ１４の出力は、nTK経過
した時点でハイレベルに切り換わる。
ら説明する。第２図において、TK0は第６図と同
様０〜2TKで表わされる。すなわち、Ｄフリツプ
フロツプ回路２２のＱ出力がロウレベルの期間か
ら1/2分周動作が始まると、TK0＝TK〜2TKとな
り、Ｑ出力がハイレベルの期間から始まると、
TK0＝０〜TKとなる。したがつてゲート信号SGの
立ち上がりタイミングからカウンタ１４の出力の
立ち上がりタイミングまでの時間nTKは、 nTK＝（ｍ±１）TK …(6) で与えられ、周波数KがKｒ＜nrのとき、カウ
ンタ１４の出力はロウレベルのままであり、K＞
nrのときは、カウンタ１４の出力は、nTK経過
した時点でハイレベルに切り換わる。
第３図はこの発明の他の実施例の構成を示す回
路図である。先の実施例では、分周回路を1/2分
周回路とした例を説明したが、第３図は1/3分周
回路とするものである。
路図である。先の実施例では、分周回路を1/2分
周回路とした例を説明したが、第３図は1/3分周
回路とするものである。
すなわち、第３図において、スイツチ３４は、
ゲート信号SGがハイレベルのとき、Ｄフリツプフ
ロツプ回路３１のデータ入力としてアンド回路３
３の出力を選択する。このアンド回路３３は、２
つのＤフリツプフロツプ回路３１，３２の出力
の論理積を取るものである。また、ゲート信号SG
がハイレベルの場合、もう１つのスイツチ３５
は、Ｄフリツプフロツプ回路３２のデータ入力と
して、Ｄフリツプフロツプ回路３１のＱ出力を選
択する。したがつて、この場合、Ｄフリツプフロ
ツプ回路３１，３２は、クロツクCK0を1/3分周
する。
ゲート信号SGがハイレベルのとき、Ｄフリツプフ
ロツプ回路３１のデータ入力としてアンド回路３
３の出力を選択する。このアンド回路３３は、２
つのＤフリツプフロツプ回路３１，３２の出力
の論理積を取るものである。また、ゲート信号SG
がハイレベルの場合、もう１つのスイツチ３５
は、Ｄフリツプフロツプ回路３２のデータ入力と
して、Ｄフリツプフロツプ回路３１のＱ出力を選
択する。したがつて、この場合、Ｄフリツプフロ
ツプ回路３１，３２は、クロツクCK0を1/3分周
する。
一方、ゲートパルスSGがロウレベルのとき、各
スイツチ３４，３５は、対応するＤフリツプフロ
ツプ回路３１，３２のデータ入力として、そのＱ
出力を選択する。したがつて、この場合、Ｄフリ
ツプフロツプ回路３１，３２では、ゲート信号SG
がハイレベルからロウレベルに切り換つたときの
状態が保持される。
スイツチ３４，３５は、対応するＤフリツプフロ
ツプ回路３１，３２のデータ入力として、そのＱ
出力を選択する。したがつて、この場合、Ｄフリ
ツプフロツプ回路３１，３２では、ゲート信号SG
がハイレベルからロウレベルに切り換つたときの
状態が保持される。
第４図は1/2分周回路をECL構成で実現する場
合の実施例を示す回路図である。
合の実施例を示す回路図である。
第４図において、トランジスタQ1〜Q6で構成
される二重平衡型の差動アンプは、第１図のＤフ
リツプフロツプ回路２２のデータ入力部とスイツ
チ２３を成す。トランジスタQ8，Q11、抵抗R1，
R2はフリツプフロツプ回路FF１を構成し、トラ
ンジスタQ9，Q10で構成される差動アンプは、上
記フリツプフロツプ回路FF１の出力を出力段に
伝える。この出力段は、トランジスタQ13，Q14、
抵抗R3，R4で構成されるフリツプフロツプ回路
FF２として与えられる。トランジスタQ7，Q12，
Q15で構成される差動アンプはクロツクCK0の極
性に従つて状態が切り換えられるもので、I1を電
流源としている。
される二重平衡型の差動アンプは、第１図のＤフ
リツプフロツプ回路２２のデータ入力部とスイツ
チ２３を成す。トランジスタQ8，Q11、抵抗R1，
R2はフリツプフロツプ回路FF１を構成し、トラ
ンジスタQ9，Q10で構成される差動アンプは、上
記フリツプフロツプ回路FF１の出力を出力段に
伝える。この出力段は、トランジスタQ13，Q14、
抵抗R3，R4で構成されるフリツプフロツプ回路
FF２として与えられる。トランジスタQ7，Q12，
Q15で構成される差動アンプはクロツクCK0の極
性に従つて状態が切り換えられるもので、I1を電
流源としている。
上記構成においては、ゲート信号SGがハイレベ
ルにあつて、トランジスタQ5がオンしていると
き、分周回路は1/2分周動作を実行する。すなわ
ち、クロツクCK0がロウレベルのとき、トランジ
スタQ7，Q15がオンし、Ｑ出力がフリツプフロツ
プ回路FF２にホールドされる。また、このとき、
トランジスタQ1，Q2によつて構成される差動ア
ンプにより、フリツプフロツプ回路FF１の負荷
が、その出力Q′がQ′＝Ｑとなるようにドライブ
されている。
ルにあつて、トランジスタQ5がオンしていると
き、分周回路は1/2分周動作を実行する。すなわ
ち、クロツクCK0がロウレベルのとき、トランジ
スタQ7，Q15がオンし、Ｑ出力がフリツプフロツ
プ回路FF２にホールドされる。また、このとき、
トランジスタQ1，Q2によつて構成される差動ア
ンプにより、フリツプフロツプ回路FF１の負荷
が、その出力Q′がQ′＝Ｑとなるようにドライブ
されている。
次にクロツクCK0がハイレベルになると、トラ
ンジスタQ12がオンし、フリツプフロツプ回路FF
１の出力Q′はQ′＝となるようにホールドされ
る。これが、トランジスタQ9，Q10によつて構成
される差動アンプを通してフリツプフロツプ回路
FF１の負荷をドライブし、その出力をに反転
させる。この後、クロツクCK0がロウレベルにな
つても、Ｑ出力は反転状態を保持する。
ンジスタQ12がオンし、フリツプフロツプ回路FF
１の出力Q′はQ′＝となるようにホールドされ
る。これが、トランジスタQ9，Q10によつて構成
される差動アンプを通してフリツプフロツプ回路
FF１の負荷をドライブし、その出力をに反転
させる。この後、クロツクCK0がロウレベルにな
つても、Ｑ出力は反転状態を保持する。
以上のようにして、第４図では、1/2分周動作
がなされる。
がなされる。
ゲート信号SGがロウレベルになると、トランジ
スタQ6がオンし、フリツプフロツプ回路FF１の
負荷のドライブを、その出力Q′（＝Ｑ）で行うた
め、クロツクCK0が入力されてもＱ出力がホール
ドされ続ける。
スタQ6がオンし、フリツプフロツプ回路FF１の
負荷のドライブを、その出力Q′（＝Ｑ）で行うた
め、クロツクCK0が入力されてもＱ出力がホール
ドされ続ける。
このように、この実施例によれば、スイツチ２
３とＤフリツプフロツプ回路２２のデータ入力を
一体的に構成したことにより、分周回路をECL
で構成しても、その構成の簡易化を図ることがで
きる。
３とＤフリツプフロツプ回路２２のデータ入力を
一体的に構成したことにより、分周回路をECL
で構成しても、その構成の簡易化を図ることがで
きる。
以上詳述したようにこの発明の分周回路は、Ｄ
フリツプフロツプ回路のデータ入力を自分自身の
出力に切り換えることができ、これにより、分周
出力を保持した状態でカウントを停止することが
できるものである。
フリツプフロツプ回路のデータ入力を自分自身の
出力に切り換えることができ、これにより、分周
出力を保持した状態でカウントを停止することが
できるものである。
したがつて、この発明の分周回路を周波数判別
回路に用いれば、保持された分周出力のカウント
により、正確な周波数判別を行うことができる。
回路に用いれば、保持された分周出力のカウント
により、正確な周波数判別を行うことができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図は第１図の動作を説明するための信号
波形図、第３図はこの発明の第２の実施例の構成
を示す回路図、第４図はこの発明の第３の実施例
の構成を示す回路図、第５図は従来の分周回路を
用いた周波数判別回路の構成を示す回路図、第６
図は第５図の動作を説明するための信号波形図で
ある。 ２１…分周回路、２２，３１，３２…Ｄフリツ
プフロツプ回路、２３，３４，３５…スイツチ、
３３…アンド回路、Q1〜Q15…トランジスタ、R1
〜R4…抵抗、I1…電流源。
図、第２図は第１図の動作を説明するための信号
波形図、第３図はこの発明の第２の実施例の構成
を示す回路図、第４図はこの発明の第３の実施例
の構成を示す回路図、第５図は従来の分周回路を
用いた周波数判別回路の構成を示す回路図、第６
図は第５図の動作を説明するための信号波形図で
ある。 ２１…分周回路、２２，３１，３２…Ｄフリツ
プフロツプ回路、２３，３４，３５…スイツチ、
３３…アンド回路、Q1〜Q15…トランジスタ、R1
〜R4…抵抗、I1…電流源。
Claims (1)
- １ 少なくとも１つのＤフリツプフロツプ回路か
ら構成される分周回路本体と、この分周回路本体
の最終段となるＤフリツプフロツプ回路のＱ出力
をカウントするカウンタと、このカウンタでのカ
ウント動作停止時に、少なくとも最終段となるＤ
フリツプフロツプ回路のデータ入力端に、このＤ
フリツプフロツプ回路のＱ出力を供給する手段と
を具備してなることを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091421A JPS61251230A (ja) | 1985-04-27 | 1985-04-27 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091421A JPS61251230A (ja) | 1985-04-27 | 1985-04-27 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251230A JPS61251230A (ja) | 1986-11-08 |
| JPH0466131B2 true JPH0466131B2 (ja) | 1992-10-22 |
Family
ID=14025906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091421A Granted JPS61251230A (ja) | 1985-04-27 | 1985-04-27 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251230A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8982099B2 (en) | 2009-06-25 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel and driving method of the same |
-
1985
- 1985-04-27 JP JP60091421A patent/JPS61251230A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61251230A (ja) | 1986-11-08 |
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