JPH04123607A

JPH04123607A - 波形整形回路

Info

Publication number: JPH04123607A
Application number: JP2244999A
Authority: JP
Inventors: Akira Sawamura; 陽沢村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1990-09-14
Filing date: 1990-09-14
Publication date: 1992-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は１種類の信号を基に複数種類のパルス幅を有す
るパルス信号を発生させる波形整形回路に係り、特に回
路占有面積を縮小することができる波形整形回路に関す
る。

［従来の技術］従来よりパルス信号の出力波形を切換える波形整形回路
が知られている。このような波形整形回路は、例えばＶ
ＴＲのサーボ、位相制御、テープカウンタ等の制御信号
を発生するために用いられている。

第４図は、従来の波形整形回路における動作を示すタイ
ミングチャートである。第４図（ａ）。

（ｂ）は、磁気テープのコントロールトラックから読み
出したコントロール信号を示す。このコントロール信号
は、波形整形回路に入力され、波形整形回路によって第
４図（Ｃ）〜（ｆ）に示すようなパルス信号に整形され
て出力される。

例えば、第３図（ｃ）は録再時の送り制御信号（ＰＶＤ
　５ＬＯＷ）　、同図（ｄ）は再生方向のコマ送り制御
信号（ＰＶＤ　５ＬＯＷ）　、同図（ｅ）は逆方向のコ
マ送り制御信号（ＲＥＶ　５ＬＯＷ）　、同図（ｆ）は
逆方向の再生制御信号（ＲＥＶ　５ＬＯＷ）をそれぞれ
示す。

上記パルス信号の各パルス幅は、以下のような波形整形
を行うことにより規定されている。例えば第４図ＣＣ）
に示す（ＰＷＤ　ＳＬＯｗ）であれば、第４図（ａ）に
示すレベル■、及び第４図（ｂ）に示すレベル■をそれ
ぞれ基準値とする２つのコンパレータによって信号との
比較を行い、そのパルス幅が規定されている。

同様に、第４図（ｄ　）　１７１　ＦＶＤ　５ＬＯＷテ
あれば、レベル■及び■、第４図（ｅ）のＲＥＶ　５Ｌ
ＯＷであればレベル■及び■、同図（ｆ　）　（ＤＲＥ
Ｖ　５ＬＯＷ　（ＰＩ／１）ＳＬＯＷの反転信号）であ
ればレベル■及び■がそれぞれ基準値とされる。

従って、上記のようなパルス信号を発生させる従来の波
形整形回路は■〜■の基準値に対応させて１つのコンパ
レータを備える必要があり、４個のコンパレータを必要
としていた。

［発明が解決しようとする課題１しかしながら、上記のような従来の波形整形回路では、
コンパレータのコンパレートレベルを高精度化するため
には、コンパレータ１個の構成が複雑となり、ＩＣ化の
際に回路の占有面積が大きくなるという問題があった。

従って４個のコンパレークを必要とする従来の波形整形
回路では、ＩＣ化の点で不利であった。

本発明は上記従来技術の課題を解決するためになされた
ものであり、その目的は、回路占有面積を縮小すること
ができる波形整形回路を提供することにある。

［課題を解決するための手段］上記課題を解決するために本発明に係る波形整形回路は
、信号レベルと第１の基準値とを比較する第１のコンパ
レータと、信号レベルと第２の基準値とを比較する第２
のコンパレータと、複数の抵抗素子が直列接続され、こ
れら抵抗素子の接続点にてそれぞれ異なる信号レベルを
発生させる抵抗ラダーと、抵抗ラダーの接続点の中から
１つの接続点を選択し、その接続点における信号レベル
を前記第１のコンパレータの基準値として供給する第１
の選択回路と、抵抗ラダーの接続点の中から１つの接続
点を選択し、その接続点における信号レベルを前記第２
のコンパレータの基準値として供給する第２の選択回路
と、第１及び第２の選択回路における接続点選択の組み
合わせを所望のパルス信号に応じて設定する接続点設定
回路と、この選択動作設定回路による第１及び第２の選
択回路の接続点設定中はパルス信号をリセットすると共
にリセット値を所定期間ホールドするリセットホールド
回路と、を含み、第１のコンパレータ出力に応じて信号
波形の立上がりタイミングを規定し、第２のコンパレー
タ出力に応じて信号波形の立下がりタイミングを規定し
て所定パルス幅を有するパルス信号を発生することを特
徴とする。

［作用］上記構成を有する本発明の波形整形回路は、パルス信号
の立上がり及び立下がりに対応させて各１個のコンパレ
ータを設け、これらのコンパレータの基準値を切換可能
とすることができ、２個のコンパレータによって複数個
のパルス信号を発生させることができる。

［実施例］以下、図面に基づいて本発明の好適な実施例を説明する
。

第１図は本発明の一実施例に係る波形整形回路を示す回
路図である。図において、１０は第１のコンパレータで
、非反転入力端子に入力されるクランプ信号のレベルと
、反転入力端子に入力される第１の基準値とを比較する
。１２は第２のコンパレータで、反転入力端子に入力さ
れるクランプ信号のレベルと、非反転入力端子に入力さ
れる第２の基準値とを比較する。

１４は抵抗ラダーで、複数の抵抗素子が直列接続され、
これら抵抗素子の接続点にてそれぞれ異なる信号レベル
を発生させる。本実施例では、第４図で示したレベル■
〜■を発生させるものとする。

１６は第１の選択回路で、抵抗ラダー１４の接続点の中
から１つの接続点を選択し、その接続点における信号レ
ベルを第１のコンパレータ１０の基準値として供給する
。第１図ではレベル■が供給されている。

１８は第２の選択回路で、抵抗ラダー１４の接続点の中
から１つの接続点を選択し、その接続点における信号レ
ベルを第２のコンパレータ１２の基準値として供給する
。第１図ではレベル■が供給されている。

２０は接続点設定回路（デコーダ）で、第１及び第２の
選択回路１６．１８における接続点選択の組合せを所望
のパルス信号に応じて設定する。

すなわち、第１表に示すデコーダマツプに従って、接続
点設定信号Ａ、Ｂがデコーダ２０から出力される。デコ
ーダ２０は、Ｄラッチ２２．２４を介して入力される正
転／反転信号（ＰＷＤ／ＲＥＶ　）　、コマ送り／再生
送りの速度指令信号（ＳＬＯＷ／　５ＬＯＷ）、上記Ｐ
ＶＤ／ＲＥＶ及び５ＬＯＷ／　５ＬＯＩＩ７）信号状態
の変化を示す状態変化信号（ＭＯＤＥ　ＣＨＡＮＧ）に
応じて第１表に示す信号Ａ、Ｂ、Ｃを出力する。

２６はＲＳラッチで、第１及び第２のフンパレータ出力
に応じて例えば第１図の接続点設定であれば、第４図（
ｄ）に示したＰＷＤ　５１０ｖを出力する。

２８は正転／反転用の切換回路で、第１表に示すデコー
ダマツプに従って、デコーダ２０から正転／反転（Ｈ／
Ｌ）信号Ｃが入力され、その接点を切換える。

３０はＤラッチで、Ｌ端子にＨが印加されている時はＱ
端子出力をホールドし、Ｌが印加されているときはＤ端
子入力の信号をＱ端子出力にスルーさせる。３２はリセ
ット回路で、リセット信号が印加させたとき、ＲＳラッ
チ２６における動作中のＮＡＮＤゲート出力を０レベル
にリセットする。Ｄラッチ３０及びリセット回路３２に
より、リセットホールド回路３４が構成されており、第
１及び第２の選択回路１６．１８の接続点設定中、すな
わちＰＶＤ／ＲＥＶ等の操作状態が変ったとき、パルス
信号をリセットすると共に、リセット値（０レベル）を
所定期間ホールドする。このリセットホールド回路３４
により、接続点を切換えたときに発生する不要なパルス
出力がカットされる。

上記リセットホールド回路３４に入力されるリセット信
号（ＲＥＳＥＴ）、ホールド信号（ＩＩＯＬＤ）　、及
びＤラッチ２４に入力される状態変化信号（ＭＯＤＥＣ
ＩＩＡＮＧ）を発生する信号発生回路を第２図に、また
タイミングチャートを第３図に示す。

第３図において、回路には例えば操作スイッチに基づく
指令信号ＰＷＤ／ＲＩＥＶ　、　５ＬＯＷ／　５ＬＯＷ
、及び所定のクロック信号ＦＳＣが入力されている。ｒ
νＤ／ＲＥＶ及び５ＬＯＷ／　５ＬＯＷは、その非反転
及び反転信号がそれぞれＤラッチ４０．４２，４４．４
６を介してＯＲゲート４８に入力される。このため、第
３図（ｂ）に示すように、操作指令に何らかの変化があ
った場合には、ＯＲゲートからｆＨＪが出力される。Ｏ
Ｒゲート出力ｒＨＪがＤラッチ５０に入力されると、ク
ロック信号ＦＳＣの立上がりに同期してＱ端子からリセ
ット信号ｒＨＪが出力される。また、このときＯＲゲー
ト５２を介してホールド信号ｒＨＪも出力される。

一方、Ｄラッチ５４においては、リセット信号ｒＨＪが
入力された状態でクロック信号ＦＳＣの立上がりに同期
してＭＯＤＥ　ＣＨＡＮＣがｒＨＪ出力される。ＭＯＤ
Ｅ　ＣＩＩＡＮＧは、ＯＲゲート５２に入力されると共
に、Ｄラッチ４０，４２，４４．４６のリセット端子Ｒ
に入力される。これを受けてＯＲゲート４８の出力がｒ
ＬＪになり、クロック信号ＦＳＣの立上がりに同期して
リセット信号がｒＬＪになる。そして、１周期遅れた次
のクロック立上がりに同期してＭＯＤＥ　ＣＩＩＡＮＣ
及びホールド信号がｒＬＪになる。従って、リセット信
号及びホールド信号がｒＨＪ出力されている期間、すな
わち時間ｔの間に、第１及び第２の選択回路１６．１８
における接続点設定を行い、不要パルスの発生を防止し
ている。

上記構成を有する本発明は、操作指令ＰＶＤ／ＲＥＶ　
。

５ＬＯＷ／　５ＬＯＷが入力されると、上記リセットホ
ールド状態になり、第１及び第２の選択回路１６．１８
により接続点を設定する。接続点設定により、第１及び
第２のコンパレータ１０，１２には、それぞれ基準値が
与えられる。第１及び第２のコンパレータ１０．１２は
、与えられた基準値と、第４図（ａ）、　　（ｂ）に示
した信号とのレベルを比較し、比較結果をＲＳラッチ２
６に出力する。ＲＳラッチ２６は、切換回路２８を介し
てパルス信号をＤラッチ３０に出力する。このとき、Ｄ
ラッチ３０のＬ端子には「Ｌ」が入力されており、Ｄラ
ッチ３０からは、波形整形されたパルス信号が出力され
る。

このように、第１のコンパレータ出力に応じて信号波形
の立上がりタイミングを規定し、第２のコンパレータ出
力に応じて信号波形の立下がりタイミングを規定して、
所定パルス幅を有するパルス信号が出力される。

なお、切換回路２６を切換えることにより、例えば第１
表あるいは第４図（Ｃ）、（ｆ）のＰＷＤＳＬＯＩＩと
ＲＥＶ　５ＬＯＷの関係のように、波形整形によるパル
ス信培を反転することができる。

また、上記実施例では、抵抗ラダー１４の基準値レベル
を４個設けたが、本発明はこの数字に限られること無く
、より多くの基準値レベルを扱うことが可能である。

［発明の効果］以上説明した通り、本発明の波形整形回路によれば、コ
ンパレータの基準値を可変設定することで、２個のコン
パレータにより複数種類のパルス信号を発生することが
でき、波形整形回路内におけるコンパレータの占有面積
を縮小することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る波形整形回路を示す回
路図、第２図は第１図の回路に入力される入力信号の発生回路
図、第３図は第２図のタイミングチャート、第４図は波形整
形動作を示すタイミングチャートである。１０　・・・　第１のコンパレータ１２　・・・　第２のコンパレータ１４　・・・　抵抗ラダー１６　・・・　第１の選択回路第２の選択回路接続点設定回路（デコーダ）リセットホールド回路

Claims

【特許請求の範囲】

（１）信号レベルと第１の基準値とを比較する第１のコ
ンパレータと、信号レベルと第２の基準値とを比較する第２のコンパレ
ータと、複数の抵抗素子が直列接続され、これら抵抗素子の接続
点にてそれぞれ異なる信号レベルを発生させる抵抗ラダ
ーと、抵抗ラダーの接続点の中から１つの接続点を選択し、そ
の接続点における信号レベルを前記第１のコンパレータ
の基準値として供給する第１の選択回路と、抵抗ラダーの接続点の中から１つの接続点を選択し、そ
の接続点における信号レベルを前記第２のコンパレータ
の基準値として供給する第２の選択回路と、第１及び第２の選択回路における接続点選択の組み合わ
せを所望のパルス信号に応じて設定する接続点設定回路
と、この選択動作設定回路による第１及び第２の選択回路の
接続点設定中はパルス信号をリセットすると共にリセッ
ト値を所定期間ホールドするリセットホールド回路と、
を含み、第１のコンパレータ出力に応じて信号波形の立上がりタ
イミングを規定し、第２のコンパレータ出力に応じて信
号波形の立下がりタイミングを規定して所定パルス幅を
有するパルス信号を発生することを特徴とする波形整形
回路。
（２）請求項（１）記載の波形整形回路において、整形
されたパルス信号を反転する反転回路を含むことを特徴
とする波形整形回路。