JPH0465988B2 - - Google Patents
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- JPH0465988B2 JPH0465988B2 JP2793284A JP2793284A JPH0465988B2 JP H0465988 B2 JPH0465988 B2 JP H0465988B2 JP 2793284 A JP2793284 A JP 2793284A JP 2793284 A JP2793284 A JP 2793284A JP H0465988 B2 JPH0465988 B2 JP H0465988B2
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- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 18
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- Measurement Of Resistance Or Impedance (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は、半導体内の容量比測定装置、特に、
半導体基板上に絶縁被膜で構成された２個のキヤ
パシタの容量比を測定する装置に関するものであ
る。
半導体基板上に絶縁被膜で構成された２個のキヤ
パシタの容量比を測定する装置に関するものであ
る。
背景技術
従来、MOS（Metal Oxide Semiconductor）
トランジスタを利用した回路としては、デイジタ
ル回路が主流であつたが、MOSトランジスタの
特徴である集積度が高いという利点を生かして、
アナログ回路およびデイジタル回路が混載された
回路に応用されてきている。この場合、アナログ
回路要素ではMOSトランジスタの特徴を生かし
た電荷型の回路形式が多く取り入れられている。
特に、MOSトランジスタではキヤパシタ（容量）
の構成はバイボーラ・トランジスタと比較して容
易であり、この点が生かされている。例えば、第
１図ａに示すような電荷再配分型のＤ／Ａ（デイ
ジタル−アナログ）変換回路あるいは第１図ｂに
示すような電荷再配分型のＡ／Ｄ（アナログ−デ
イジタル）変換回路では、同一の半導体基板上に
複数個のMOSトランジスタQ1，Q2，Q3，Q4
（Ｄ／Ａ変換回路）、Q6，Q7，Q8（Ａ／Ｄ変換回
路）と酸化被膜で構成された２個のキヤパシタ
１，２とを具えている。
トランジスタを利用した回路としては、デイジタ
ル回路が主流であつたが、MOSトランジスタの
特徴である集積度が高いという利点を生かして、
アナログ回路およびデイジタル回路が混載された
回路に応用されてきている。この場合、アナログ
回路要素ではMOSトランジスタの特徴を生かし
た電荷型の回路形式が多く取り入れられている。
特に、MOSトランジスタではキヤパシタ（容量）
の構成はバイボーラ・トランジスタと比較して容
易であり、この点が生かされている。例えば、第
１図ａに示すような電荷再配分型のＤ／Ａ（デイ
ジタル−アナログ）変換回路あるいは第１図ｂに
示すような電荷再配分型のＡ／Ｄ（アナログ−デ
イジタル）変換回路では、同一の半導体基板上に
複数個のMOSトランジスタQ1，Q2，Q3，Q4
（Ｄ／Ａ変換回路）、Q6，Q7，Q8（Ａ／Ｄ変換回
路）と酸化被膜で構成された２個のキヤパシタ
１，２とを具えている。
これらＤ／Ａ変換回路およびＡ／Ｄ変換回路の
動作においては、キヤパシタ１あるいはキヤパシ
タ２の電荷をキヤパシタ１およびキヤパシタ２に
等電荷量となるように再配分している。したがつ
て、電荷配分型の変換回路では、等面積のキヤパ
シタンスが基本となる。
動作においては、キヤパシタ１あるいはキヤパシ
タ２の電荷をキヤパシタ１およびキヤパシタ２に
等電荷量となるように再配分している。したがつ
て、電荷配分型の変換回路では、等面積のキヤパ
シタンスが基本となる。
この場合、変換回路の精度は、キヤパシタ１と
２との間の誤差△Ｃが少ない程向上する。誤差△
Ｃの少ない変換回路を得るためには、キヤパシタ
の容量値、あるいは容量比を測定して誤差△Ｃの
少ないものを選択する必要がある。しかし、半導
体内に成形されるキヤパシタの容量は小さく、こ
の容量を測定する測定系に発生する寄生容量と同
程度である。したがつて、このような変換器にお
けるキヤパシタ１，２の容量の実測はもとより、
キヤパシタ１，２の容量比の測定も困難である。
現在、このような容量の測定には種々の装置が考
案されているが、これら装置の精度は悪く、さら
にはこのような容量比の測定には適していないも
のが大半である。
２との間の誤差△Ｃが少ない程向上する。誤差△
Ｃの少ない変換回路を得るためには、キヤパシタ
の容量値、あるいは容量比を測定して誤差△Ｃの
少ないものを選択する必要がある。しかし、半導
体内に成形されるキヤパシタの容量は小さく、こ
の容量を測定する測定系に発生する寄生容量と同
程度である。したがつて、このような変換器にお
けるキヤパシタ１，２の容量の実測はもとより、
キヤパシタ１，２の容量比の測定も困難である。
現在、このような容量の測定には種々の装置が考
案されているが、これら装置の精度は悪く、さら
にはこのような容量比の測定には適していないも
のが大半である。
発明の概要
本発明の目的は、半導体内のキヤパシタの容量
の絶対値が問題とされることなく、容量の相対精
度のみが問題とされるような場合に、半導体内の
容量比を測定することのできる装置を提供するこ
とにある。
の絶対値が問題とされることなく、容量の相対精
度のみが問題とされるような場合に、半導体内の
容量比を測定することのできる装置を提供するこ
とにある。
このため本発明によれば、半導体基板上の絶縁
被膜で構成された２個のキヤパシタ容量比を測定
するため、前記同一の半導体基板上に、基準電圧
を供給するためのMIS（Metal Insulator
Semiconductor）型トランジスタと、出力回路と
して機能するMIS型トランジスタとを形成し、前
記半導体基板外に、フイルタとレベル測定器とを
設け、直列に接続された前記キヤパシタの両端間
に、一端をGNDレベルに保持して他端に交流入
力信号を供給したときにレベル測定器において検
出される測定値と、他端をGNDレベルに保持し
て一端に交流入力信号を供給したときにレベル測
定器において検出される測定値との差より、２個
のキヤパシタの容量比を求めるようにしている。
被膜で構成された２個のキヤパシタ容量比を測定
するため、前記同一の半導体基板上に、基準電圧
を供給するためのMIS（Metal Insulator
Semiconductor）型トランジスタと、出力回路と
して機能するMIS型トランジスタとを形成し、前
記半導体基板外に、フイルタとレベル測定器とを
設け、直列に接続された前記キヤパシタの両端間
に、一端をGNDレベルに保持して他端に交流入
力信号を供給したときにレベル測定器において検
出される測定値と、他端をGNDレベルに保持し
て一端に交流入力信号を供給したときにレベル測
定器において検出される測定値との差より、２個
のキヤパシタの容量比を求めるようにしている。
実施例
第２図は、本発明の一実施例を示す回路図であ
る。この実施例では、例えばシリコンより成る半
導体基板３（図中、点線で示す）上に酸化被膜で
２個のキヤパシタ４，５が構成されており、これ
ら２個のキヤパシタの容量比を測定するものとす
る。
る。この実施例では、例えばシリコンより成る半
導体基板３（図中、点線で示す）上に酸化被膜で
２個のキヤパシタ４，５が構成されており、これ
ら２個のキヤパシタの容量比を測定するものとす
る。
容量比を測定しようとするキヤパシタ４および
５は直列に接続され、キヤパシタ４は第１入力端
子６に接続され、キヤパシタ５は第２入力端子７
に接続されている。キヤパシタ４の容量をＣ、キ
ヤパシタ５の容量をＣ＋△Ｃとする。△Ｃは、キ
ヤパシタ４の容量とキヤパシタ５の容量との間の
誤差である。キヤパシタ４と５との接続点８は半
導体基板３上に構成されたMOSトランジスタ９
のソースに接続され、このトランジスタのドレイ
ンには基準電圧Vrefが供給される。MOSトラン
ジスタ９は、出力回路の中心値を定めるためプリ
チヤージされる回路である。MOSトランジスタ
９のゲート部およびドレイン部に生じる寄生容量
を、図中、C′で示す。この寄生容量は、等価的
に、トランジスタ９のソースとGND（大地）レベ
ルとの間に存在する容量として表される。
５は直列に接続され、キヤパシタ４は第１入力端
子６に接続され、キヤパシタ５は第２入力端子７
に接続されている。キヤパシタ４の容量をＣ、キ
ヤパシタ５の容量をＣ＋△Ｃとする。△Ｃは、キ
ヤパシタ４の容量とキヤパシタ５の容量との間の
誤差である。キヤパシタ４と５との接続点８は半
導体基板３上に構成されたMOSトランジスタ９
のソースに接続され、このトランジスタのドレイ
ンには基準電圧Vrefが供給される。MOSトラン
ジスタ９は、出力回路の中心値を定めるためプリ
チヤージされる回路である。MOSトランジスタ
９のゲート部およびドレイン部に生じる寄生容量
を、図中、C′で示す。この寄生容量は、等価的
に、トランジスタ９のソースとGND（大地）レベ
ルとの間に存在する容量として表される。
MOSトランジスタ９のソースは、半導体基板
３上に構成されたMOSトランジスタ１０のゲー
トに接続されており、このトランジスタのソース
は半導体基板３の外部に設けられた抵抗１１を経
てGNDに接続されている。MOSトランジスタ１
０は、出力のバツフアであり、内部のハイ・イン
ピーダンスをロー・インピーダンスに変換し、測
定系に発生する寄生容量を取り除く働きをする。
MOSトランジスタ１０のドレインにはバイアス
電圧VDDが供給され、ソースは半導体基板３の外
部に設けられたフイルタ１２に接続されている。
このフイルタは、第１入力端子６あるいは第２入
力端子７に供給される交流入力信号と同一の周波
数の信号をろ波するためのものである。フイルタ
１２は、半導体基板３の外部に設けられたレベル
測定器１３に接続されており、このレベル測定器
は、フイルタ１２で取り出された信号のレベルを
測定するためのものである。
３上に構成されたMOSトランジスタ１０のゲー
トに接続されており、このトランジスタのソース
は半導体基板３の外部に設けられた抵抗１１を経
てGNDに接続されている。MOSトランジスタ１
０は、出力のバツフアであり、内部のハイ・イン
ピーダンスをロー・インピーダンスに変換し、測
定系に発生する寄生容量を取り除く働きをする。
MOSトランジスタ１０のドレインにはバイアス
電圧VDDが供給され、ソースは半導体基板３の外
部に設けられたフイルタ１２に接続されている。
このフイルタは、第１入力端子６あるいは第２入
力端子７に供給される交流入力信号と同一の周波
数の信号をろ波するためのものである。フイルタ
１２は、半導体基板３の外部に設けられたレベル
測定器１３に接続されており、このレベル測定器
は、フイルタ１２で取り出された信号のレベルを
測定するためのものである。
次に、本実施例の動作を説明する。あるサイク
ルでMOSトランジスタ９のゲートがONされ、
基準電圧Vrefが、キヤパシタ４，５の接続点８
およびMOSトランジスタ１０のゲートに印加さ
れる。このため、キヤパシタの接続点８の電位は
基準電圧Vrefに保持され、出力回路の中心値が
定められる。この状態で、第２入力端子７を
GNDレベルにし、第１入力端子６に交流入力信
号を印加する。この場合のキヤパシタ部分の等価
回路を、第３図に示す。交流入力信号は、キヤパ
シタ４の容量Ｃとキヤパシタ５の容量Ｃ＋△Ｃお
よび寄生容量C′とによつて分圧され、接続点８に
おける信号レベルは、MOSトランジスタ１０お
よびフイルタ１２を経てレベル測定器１３におい
て測定される。測定系のゲインをＡとすると、第
１入力端子６からの交流入力信号は、 Ａ×Ｃ／Ｃ＋△Ｃ＋C′ として測定される。
ルでMOSトランジスタ９のゲートがONされ、
基準電圧Vrefが、キヤパシタ４，５の接続点８
およびMOSトランジスタ１０のゲートに印加さ
れる。このため、キヤパシタの接続点８の電位は
基準電圧Vrefに保持され、出力回路の中心値が
定められる。この状態で、第２入力端子７を
GNDレベルにし、第１入力端子６に交流入力信
号を印加する。この場合のキヤパシタ部分の等価
回路を、第３図に示す。交流入力信号は、キヤパ
シタ４の容量Ｃとキヤパシタ５の容量Ｃ＋△Ｃお
よび寄生容量C′とによつて分圧され、接続点８に
おける信号レベルは、MOSトランジスタ１０お
よびフイルタ１２を経てレベル測定器１３におい
て測定される。測定系のゲインをＡとすると、第
１入力端子６からの交流入力信号は、 Ａ×Ｃ／Ｃ＋△Ｃ＋C′ として測定される。
次に、第１入力端子６をGNDレベルにし、第
２入力端子７に交流入力信号を印加する。この場
合のキヤパシタ部分の等価回路を、第４図に示
す。交流入力信号は、キヤパシタ５の容量Ｃ＋△
Ｃとキヤパシタ４の容量Ｃおよび寄生容量C′とに
よつて分圧され、接続点８におけるレベルは、
MOSトランジスタ１０およびフイルタ１２を経
てレベル測定器１３において測定される。第２入
力端子７からの交流入力信号は、 Ａ×Ｃ＋△Ｃ／Ｃ＋C′ として測定される。
２入力端子７に交流入力信号を印加する。この場
合のキヤパシタ部分の等価回路を、第４図に示
す。交流入力信号は、キヤパシタ５の容量Ｃ＋△
Ｃとキヤパシタ４の容量Ｃおよび寄生容量C′とに
よつて分圧され、接続点８におけるレベルは、
MOSトランジスタ１０およびフイルタ１２を経
てレベル測定器１３において測定される。第２入
力端子７からの交流入力信号は、 Ａ×Ｃ＋△Ｃ／Ｃ＋C′ として測定される。
それぞれ測定されたレベルの差を求めると、
レベル差＝Ａ×Ｃ＋△Ｃ／Ｃ＋C′−Ａ×Ｃ／Ｃ＋△Ｃ
＋C′ Ａ×（Ｃ＋△Ｃ／Ｃ＋C′−Ｃ／Ｃ＋C′） ＝Ａ×△Ｃ／Ｃ＋C′となる。
＋C′ Ａ×（Ｃ＋△Ｃ／Ｃ＋C′−Ｃ／Ｃ＋C′） ＝Ａ×△Ｃ／Ｃ＋C′となる。
キヤパシタの容量Ｃと寄生容量C′とがほぼ等し
いものと仮定すると、上式は Ａ／２×△Ｃ／Ｃ と表すことができ、これより△Ｃ／Ｃを求めるこ
とができる。キヤパシタ４の容量Ｃとキヤパシタ
５の容量Ｃ＋△Ｃとの比は、 Ｃ＋△Ｃ／Ｃ＝１＋△Ｃ／Ｃ であり、前述したように△Ｃ／Ｃが求められてい
るから、キヤパシタ４と５の容量比を測定するこ
とが可能となる。
いものと仮定すると、上式は Ａ／２×△Ｃ／Ｃ と表すことができ、これより△Ｃ／Ｃを求めるこ
とができる。キヤパシタ４の容量Ｃとキヤパシタ
５の容量Ｃ＋△Ｃとの比は、 Ｃ＋△Ｃ／Ｃ＝１＋△Ｃ／Ｃ であり、前述したように△Ｃ／Ｃが求められてい
るから、キヤパシタ４と５の容量比を測定するこ
とが可能となる。
本発明は、上記実施例にのみ限られるものでは
なく、当業者であれば本発明の範囲内で種々の変
形、変更が可能なことは勿論である。例えば、キ
ヤパシタが半導体基板上に絶縁被膜で構成される
場合には、トランジスタ９および１０はMIS型の
トランジスタとすることができる。また、半導体
基板はシリコンに限定されるものではない。
なく、当業者であれば本発明の範囲内で種々の変
形、変更が可能なことは勿論である。例えば、キ
ヤパシタが半導体基板上に絶縁被膜で構成される
場合には、トランジスタ９および１０はMIS型の
トランジスタとすることができる。また、半導体
基板はシリコンに限定されるものではない。
効 果
本発明半導体内の容量比測定装置によれば、測
定しようとする２個のキヤパシタが構成されてい
る半導体基板上に、基準電圧供給用のトランジス
タと出力用のトランジスタとを構成し、半導体基
板の外部にフイルタとレベル測定器とを設け、直
列に接続された前記キヤパシタの両端間に、一端
をGNDレベルに保持して他端に交流入力信号を
供給したときにレベル測定器において検出される
測定値と、他端をGNDレベルに保持して一端に
交流入力信号を供給したときにレベル測定器にお
いて検出される測定値との差より、一対のキヤパ
シタの容量比を求めることができる。よつて、本
発明による容量比測定装置の測定対象のキヤパシ
タと同一パターンの１対のキヤパシタをＡ／Ｄ若
しくはＤ／Ａ変換用として別に同一基板上に設け
ることにより、測定対象たる一対のキヤパシタの
容量比を所定値内に収めることにより、Ｄ／Ａ若
しくはＡ／Ｄ変換回路用キヤパシタの容量比が所
定値内に収まつていることと推定することが出
来、例えば精度の良いＤ／Ａ変換回路あるいは
Ａ／Ｄ変換回路を得ることが可能となる。
定しようとする２個のキヤパシタが構成されてい
る半導体基板上に、基準電圧供給用のトランジス
タと出力用のトランジスタとを構成し、半導体基
板の外部にフイルタとレベル測定器とを設け、直
列に接続された前記キヤパシタの両端間に、一端
をGNDレベルに保持して他端に交流入力信号を
供給したときにレベル測定器において検出される
測定値と、他端をGNDレベルに保持して一端に
交流入力信号を供給したときにレベル測定器にお
いて検出される測定値との差より、一対のキヤパ
シタの容量比を求めることができる。よつて、本
発明による容量比測定装置の測定対象のキヤパシ
タと同一パターンの１対のキヤパシタをＡ／Ｄ若
しくはＤ／Ａ変換用として別に同一基板上に設け
ることにより、測定対象たる一対のキヤパシタの
容量比を所定値内に収めることにより、Ｄ／Ａ若
しくはＡ／Ｄ変換回路用キヤパシタの容量比が所
定値内に収まつていることと推定することが出
来、例えば精度の良いＤ／Ａ変換回路あるいは
Ａ／Ｄ変換回路を得ることが可能となる。
第１図は、Ｄ／Ａ変換回路およびＡ／Ｄ変換回
路の構成を示す回路図、第２図は、本発明の一実
施例の構成を示す回路図、第３図および第４図
は、第２図の実施例回路の動作を説明するための
キヤパシタ部分の等価回路図である。 主要部分の符号の説明、３……半導体基板、
４，５……キヤパシタ、６……第１入力端子、７
……第２入力端子、８……接続点、９，１０……
MOSトランジスタ、１１……抵抗、１２……フ
イルタ、１３……レベル測定器。
路の構成を示す回路図、第２図は、本発明の一実
施例の構成を示す回路図、第３図および第４図
は、第２図の実施例回路の動作を説明するための
キヤパシタ部分の等価回路図である。 主要部分の符号の説明、３……半導体基板、
４，５……キヤパシタ、６……第１入力端子、７
……第２入力端子、８……接続点、９，１０……
MOSトランジスタ、１１……抵抗、１２……フ
イルタ、１３……レベル測定器。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の絶縁被膜で構成された２個の
キヤパシタの容量比を測定する装置であつて、前
記半導体基板上に、前記一方のキヤパシタに接続
された第１入力端子と、前記他方のキヤパシタに
接続された第２入力端子と、前記２個のキヤパシ
タの相互接続点を基準電位に保持するため基準電
圧を供給するMIS型の第１トランジスタと、前記
相互接続点における信号を出力し、かつ、バツフ
アとして機能するMIS型の第２トランジスタとを
具え、前記半導体基板外に、さらに、前記第２ト
ランジスタの出力する信号をろ波するフイルタ
と、このフイルタの出力する信号のレベルを検出
するレベル測定器とを具え、前記第１トランジス
タが前記基準電圧を供給している際に、前記第１
入力端子をGNDレベルに保持し且つ前記第２入
力端子に交流入力信号を供給したときに前記レベ
ル測定器における測定値と、前記第２入力端子を
GNDレベルに保持し且つ前記第１入力端子に交
流入力信号を供給したときに前記レベル測定器に
おける測定値との差から前記容量比を測定するこ
とを特徴とする半導体内の容量比測定装置。 ２ 前記絶縁被膜を酸化被膜とし、前記MIS型の
第１および第２トランジスタをMOS型としたこ
とを特徴とする特許請求の範囲第１項に記載の半
導体内の容量比測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2793284A JPS60170768A (ja) | 1984-02-15 | 1984-02-15 | 半導体内の容量比測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2793284A JPS60170768A (ja) | 1984-02-15 | 1984-02-15 | 半導体内の容量比測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170768A JPS60170768A (ja) | 1985-09-04 |
| JPH0465988B2 true JPH0465988B2 (ja) | 1992-10-21 |
Family
ID=12234663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2793284A Granted JPS60170768A (ja) | 1984-02-15 | 1984-02-15 | 半導体内の容量比測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170768A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720670A (en) * | 1986-12-23 | 1988-01-19 | International Business Machines Corporation | On chip performance predictor circuit |
| JP4997447B2 (ja) * | 2007-11-08 | 2012-08-08 | 国立大学法人東京工業大学 | 可変容量計測装置及び可変容量計測方法 |
| US7977721B2 (en) | 2008-04-30 | 2011-07-12 | Agere Systems Inc. | High voltage tolerant metal-oxide-semiconductor device |
-
1984
- 1984-02-15 JP JP2793284A patent/JPS60170768A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170768A (ja) | 1985-09-04 |
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