JPH0464466B2 - - Google Patents

Info

Publication number
JPH0464466B2
JPH0464466B2 JP62053229A JP5322987A JPH0464466B2 JP H0464466 B2 JPH0464466 B2 JP H0464466B2 JP 62053229 A JP62053229 A JP 62053229A JP 5322987 A JP5322987 A JP 5322987A JP H0464466 B2 JPH0464466 B2 JP H0464466B2
Authority
JP
Japan
Prior art keywords
layer
stress
gold
metal structure
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62053229A
Other languages
English (en)
Other versions
JPS62263661A (ja
Inventor
Furanshisu Aanorudo Ansonii
Arufuretsudo Kooso Josefu
Kapuuru Shukura
Furederitsuku Ranji Uorutaa
Shii Daayuan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS62263661A publication Critical patent/JPS62263661A/ja
Publication of JPH0464466B2 publication Critical patent/JPH0464466B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing of the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/63—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Ceramic Products (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 この発明は、後にコネクタ・ピンに接続するた
め、基板上に形成する多層薄膜金属構造に関する
もので、特に、比較的厚い応力緩和のための緩衝
層、およびチタンのバリア層を含む４層構造に関
するものである。
Ｂ 従来技術 半導体チツプの集積のための多層セラミツク技
術は良く知られている。半導体チツプのパツケー
ジングで、半導体チツプ、エンジニアリング・チ
エンジ（EC）配線、入力／出力（Ｉ／Ｏ）コネ
クタ・ピン、コンデンサ等を取付けるため、セラ
ミツク基板の上下両面に端子パツドを設けること
が知られている。次に、組立てたチツプ・パツケ
ージを、基板の下面に取付けたＩ／Ｏピンによ
り、次のレベルのパツケージングに接続する。
端子パツドは、従来法の金属ペーストのスクリ
ーニングにより製作する。この金属ペースは焼結
により、各種の相互接続に適した高密度の金属パ
ツドを形成する。この端子パツドの製法はアルミ
ナ・セラミツク基板技術で広く受入れられている
が、ガラス・セラミツク等のこわれ易い材料を用
いる場合には、細心の注意を要するという欠点が
ある。
ガラス・セラミツクは、シリコンと同様に、誘
電率および熱膨張係数（TCE）が低いことが知
られている。このような理由で、半導体チツプの
パツケージングには、アルミナ・セラミツクスの
代りにガラス・セラミツクスを使用することが望
ましい。パツケージング技術で、ガラス・セラミ
ツクスの使用が望ましいにもかかわらず、ガラ
ス・セラミツク材料は、本質的にこわれ易いため
に、ガラスの亀裂の問題がある。ガラスの受ける
熱応力は、主としてＩ／Ｏパツドまたはピン・ジ
ヨイントと、ガラス・セラミツク基板とのTCE
の不整合による。さらに、Ｉ／Ｏパツドの周辺の
すぐ近くに放射方向に生じる引張り応力は、決定
的に下記の主要素、すなわち、Ｉ／Ｏパツドの寸
法、厚みおよび幾何学的形状、Ｉ／Ｏパツド材料
特性、ピン・ジヨイントの形状、ならびにＩ／Ｏ
パツドの上のろう付け合金の分布によつて決まる
ことが知られている。
したがつて、ピンのろう付け作業により、セラ
ミツク内に発生する内部応力を最小にするように
作製することができ、しかもセラミツク基板に適
切な接着を行う多層薄膜構造体を形成することが
望ましい。
Ｃ 発明が解決しようとする問題点 この発明の目的は、基板とＩ／Ｏ相互接続を行
うための、多層薄膜メタラジを提供することにあ
る。
この発明の他の目的は、ろう付けした接点から
の、熱的および機械的応力を吸収する軟質の金属
の、応力緩和のための緩衝層を含む、薄膜Ｉ／Ｏ
パツドを提供することにある。
Ｄ 問題点を解決するための手段 これらの目的により、入力／出力ピンをセラミ
ツク基板に取付ける多層薄膜構造体、および薄膜
構造体の製法が開示される。基板の表面に、ま
ず、薄い接着層を形成する。この層は、チタン、
バナジウム、クロムまたはタンタル等の、耐熱性
金属が適している。この接着層の上に、銅、銀、
ニツケル、アルミニウム、金、鉄等の軟質の金属
の厚い応力緩和層を形成するこの軟質の金属が、
後にろう付けする金とスズのピン共融合金と反応
するのを防止するため、軟質の応力緩和のための
金属緩衝層の上に、チタンまたはジルコニウムの
反応バリア層を形成する。最後に、反応バリア層
上に金の層を付着させて工程を完了する。チタン
層と金の層の間に、ぬれを改善するためにニツケ
ルまたはパラジウムの層を加えたり、複数の流動
または修理サイクルを容易にするため、反応バリ
ア層と金の層を組合せた相の領域を付着させるこ
ともできる。
Ｅ 実施例 第４図に、あらかじめ形成した多層セラミツク
基板１０の詳細な構造を示す。セラミツク基板１
０は、入出力パツド１４で集結する導電性バイア
網１２を含む。パツド１４は、ピン１６、エンジ
ニアリング・チエンジ配線１８、または他の形式
の入出力接続端子への接続に使用することができ
る。半導体チツプ２０もまた、セラミツク基板１
０の上面に接続される。
第１図に示すように、入出力パツド・パターン
のメタライゼーシヨンは、マスク（図示されてい
ない）をセラミツク基板１０に整列させ、取付け
ることにより開始される。このマスクには、付着
させる多層パツドのパターンの像が含まれる。使
用するマスクの種類は、金属、プラスチツク、重
合体、フオトレジスト等、いずれであつてもこの
発明には重要ではなく、一般に用いられるどの種
類のものでもよい。さらに、メタライゼーシヨン
のパターンは、所要のパターンとして付着させる
ことも、基板全体に金属のブラケツト層を付着さ
せた後、エツチングして所要のパターンを形成す
ることも可能である。
この実施例では、多層薄膜パツドの形成は、セ
ラミツク基板１０の上に、チタンの薄層２２を付
着させることで開始される。チタンが接着層とし
て好ましいが、代りにクロム、バナジウムまたは
タンタルを用いることもできる。このチタン層２
２は、電子銃蒸着、スパツタリング、イオン・プ
レーテイング、その他周知の方法で付着させるこ
とができる。接着層２２の厚みは、100ないし
5000オングストロームの範囲が好ましい。
厚２２と基板１０との接着を促進させるため、
蒸発中の基板温度は、90℃ないし350℃に保持す
る。
次に、軟質金属の緩衝層２４を、層着層２２の
上に付着させる。層２４は、主として、ピン・ジ
ヨイント２６（第４図）からセラミツク基板１０
へ伝達する応力を吸収し、緩和する応力緩和層と
して作用し、これによりセラミツクの亀裂の問題
が著しく減少する。この観察結果は、応力が金属
皮膜の片側に与えられると、塑性ひずみ（または
応力）の勾配が、降伏強度および皮膜の厚みの両
方によつて決まる距離全体に生じるという、基本
的な薄膜理論と一致する。
一般に、応力緩衝材料には銅が用いられ、その
厚みは約60000オングストロームが好ましい。し
かし、10000ないし200000オングストローム（１
〜20ミクロン）の範囲の厚みでも、ピン引抜き強
度を増し、セラミツクの亀裂が減少することが示
されている。軟質金属の緩衝層２４の材料として
は、アルミニウム、金、鉄、ニツケル、銀も可能
である。これらの材料はすべて降伏強度が低く、
ピン・ジヨイントから高い吸収する能力を示す。
緩衝層２４が、ピン１６を接合するのに用いる
金とスズのろう付け合金２６（第４図）と反応す
るのを防止するため、緩衝層２４上に、チタンま
たはジルコニウムの反応バリア層２８を付着させ
る。このバリア層２８の厚みは、ろう付け合金と
の反応速度により、約2000ないし10000オングス
トロームの範囲とすることができる。この実施例
では、反応バリア層の厚みは約5000オングストロ
ームである。大量のAu−Sn合金を高温で長時間
使用する場合は、反応バリア層２８を厚くする必
要があるのであろう。反応バリア層の材料として
は、他のコバルトまたはニツケルを用いることも
できるが、この場合は、緩衝層２４がろう付け合
金と反応するのを防止するため、厚みを15000な
いし30000オングストロームと、大きくなること
が必要である。
最後に、バリア層２８の上に、ぬれが可能な表
面層３０を形成させて、ピンのろう付けのため、
多層皮膜のぬれを高める。厚みが約5000オングス
トロームの金が好ましいが、厚みは2000〜20000
オングストロームの範囲で変化させることができ
る。
第２図に示すように、ぬれを改善するために、
反応バリア層２８と、ぬれが可能な表面層３０と
の間に、厚みが約500〜2000オングストロームの
ニツケルまたはパラジウムの薄層を形成させるこ
とも可能である。
前記の多層構造体の変形として、反応バリア層
２８を付着させた後、通常1000〜5000オングスト
ロームの、Ti−AuまたはTi−Cu移相領域の薄層
３４をパツド上に共蒸着させ、さらに金の薄層３
０を付着させることができる（第３図）。Tiおよ
びAuまたはCuの組成は、TiおよびAuまたはCu
の付着速度を同時に調整することにより制御する
ことができる。この混合された構造により、移相
層３４が、Au−Snろう付け合金との反応または
溶解速度を低く保ち、したがつて、完全に反応す
ることなく、複数のチツプの流動サイクルに耐え
ることができる。さらに、AuまたはCuは、ろう
付け合金との反応性が高いため、これらをTiと
混合することにより、反応バリア層のぬれが強化
される。これは、修理されたピンが、修理作業前
にすべてに反復して溶融したパツド上で容易にぬ
れるという事実が示されているため、ピンの修理
の作業に特に有利である。
Ｆ 発明の効果 以上説明したように、この発明によれば、ろう
付けした接点からの熱的および機械的応力を吸収
する、軟質金属による応力緩和のための緩衝層を
含む、薄膜入出力パツドが与えられ、これにより
基板の亀裂の可能性が減少する。
【図面の簡単な説明】
第１図は、この発明による４層薄膜構造体の断
面図、第２は、この発明による５層薄膜構造体の
断面図、第３図は、反応バリア／ぬれ可能な表面
移相領域を有する４層薄膜構造体の断面図、第４
図は多層セラミツク基板の断面図である。 １０……セラミツク基板、１４……入出力パツ
ド、２２……接着層、２４……金属緩衝層、２８
……反応バリア層、３０……表面層。

Claims (1)

  1. 【特許請求の範囲】 １ 基板上で相互接続を行うための多層金属構造
    体であつて、 (a) 上記基板上に付着された接着層と、 (b) 上記接着層上に付着された応力緩和層と、 (c) チタンまたはジルコニウムからなるバリア層
    と、 (d) ぬれ可能な表面層、 とを具備する多層金属構造体。 ２ 上記付着層が、チタン、バナジウム、クロム
    及びタンタルの群から選ばれたものである特許請
    求の範囲第１項記載の多層金属構造体。 ３ 上記応力緩和層が、銅、鉄、アルミニウム、
    銀、ニツケル及び金の群れから選ばれたものであ
    る特許請求の範囲第１項記載の多層金属構造体。 ４ 上記ぬれ可能な表面層が金である特許請求の
    範囲第１項または２項記載の多層金属構造体。
JP62053229A 1986-05-07 1987-03-10 多層金属構造体 Granted JPS62263661A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US860408 1986-05-07
US06/860,408 US4835593A (en) 1986-05-07 1986-05-07 Multilayer thin film metallurgy for pin brazing

Publications (2)

Publication Number Publication Date
JPS62263661A JPS62263661A (ja) 1987-11-16
JPH0464466B2 true JPH0464466B2 (ja) 1992-10-15

Family

ID=25333173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62053229A Granted JPS62263661A (ja) 1986-05-07 1987-03-10 多層金属構造体

Country Status (3)

Country Link
US (1) US4835593A (ja)
EP (1) EP0245697A3 (ja)
JP (1) JPS62263661A (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
US5122929A (en) * 1988-08-16 1992-06-16 Delco Electronics Corporation Method of achieving selective inhibition and control of adhesion in thick-film conductors
EP0355965B1 (en) * 1988-08-16 1995-02-15 DELCO ELECTRONICS CORPORATION (a Delaware corp.) A method of achieving selective inhibition and control of adhesion in thick-film conductors
JPH0741159Y2 (ja) * 1988-10-07 1995-09-20 日本特殊陶業株式会社 気密封止型セラミックパッケージ
JP2840271B2 (ja) * 1989-01-27 1998-12-24 キヤノン株式会社 記録ヘッド
GB2229572A (en) * 1989-03-14 1990-09-26 Oxley Dev Co Ltd Ceramic multilayer structure
US4946376A (en) * 1989-04-06 1990-08-07 Motorola, Inc. Backside metallization scheme for semiconductor devices
US4930857A (en) * 1989-05-19 1990-06-05 At&T Bell Laboratories Hybrid package arrangement
EP0434264B1 (en) * 1989-12-22 1994-10-12 Westinghouse Electric Corporation Package for power semiconductor components
US5138431A (en) * 1990-01-31 1992-08-11 Vlsi Technology, Inc. Lead and socket structures with reduced self-inductance
US5083187A (en) * 1990-05-16 1992-01-21 Texas Instruments Incorporated Integrated circuit device having bumped power supply buses over active surface areas and method of manufacture thereof
JP3063338B2 (ja) * 1991-11-30 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
US5532031A (en) * 1992-01-29 1996-07-02 International Business Machines Corporation I/O pad adhesion layer for a ceramic substrate
US5565378A (en) * 1992-02-17 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Process of passivating a semiconductor device bonding pad by immersion in O2 or O3 solution
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
US5427983A (en) 1992-12-29 1995-06-27 International Business Machines Corporation Process for corrosion free multi-layer metal conductors
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5483105A (en) * 1994-04-25 1996-01-09 International Business Machines Corporation Module input-output pad having stepped set-back
US5712192A (en) * 1994-04-26 1998-01-27 International Business Machines Corporation Process for connecting an electrical device to a circuit substrate
US6429113B1 (en) 1994-04-26 2002-08-06 International Business Machines Corporation Method for connecting an electrical device to a circuit substrate
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
KR0175410B1 (ko) * 1995-11-21 1999-02-01 김광호 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JP3022765B2 (ja) * 1996-03-27 2000-03-21 日本電気株式会社 半導体装置及び半導体素子の実装方法
WO1999009599A2 (en) * 1997-08-21 1999-02-25 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
JPH11121458A (ja) 1997-10-21 1999-04-30 Nec Kyushu Ltd 半導体装置
US6131796A (en) * 1997-10-30 2000-10-17 International Business Machines Corporation Direct brazing of refractory metal features
US6248958B1 (en) 1998-11-30 2001-06-19 International Business Machines Corporation Resistivity control of CIC material
TW556329B (en) * 1999-02-26 2003-10-01 Hitachi Ltd Wiring board, its production method, semiconductor device and its production method
US7003641B2 (en) * 2000-01-31 2006-02-21 Commvault Systems, Inc. Logical view with granular access to exchange data managed by a modular data and storage management system
DE10124141B4 (de) * 2000-09-29 2009-11-26 Infineon Technologies Ag Verbindungseinrichtung für eine elektronische Schaltungsanordnung und Schaltungsanordnung
JP2003014819A (ja) * 2001-07-03 2003-01-15 Matsushita Electric Ind Co Ltd 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法
US6757963B2 (en) 2002-01-23 2004-07-06 Mcgraw-Edison Company Method of joining components using a silver-based composition
JP4136648B2 (ja) * 2002-12-26 2008-08-20 日本碍子株式会社 異種材料接合体及びその製造方法
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
KR100688514B1 (ko) * 2005-01-05 2007-03-02 삼성전자주식회사 다른 종류의 ｍｃｐ를 탑재한 메모리 모듈
US7626275B2 (en) * 2005-12-16 2009-12-01 Mitsubishi Electric Corporation Semiconductor device
US7432202B2 (en) 2005-12-28 2008-10-07 Intel Corporation Method of substrate manufacture that decreases the package resistance
KR100924560B1 (ko) * 2008-03-07 2009-11-02 주식회사 하이닉스반도체 반도체 패키지
US20140225231A1 (en) * 2013-02-12 2014-08-14 International Business Machines Corporation Modulating bow of thin wafers
JP7628890B2 (ja) * 2021-05-31 2025-02-12 日本特殊陶業株式会社 配線基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE210873C (ja) *
US3576722A (en) * 1969-03-26 1971-04-27 Bendix Corp Method for metalizing ceramics
US4016050A (en) * 1975-05-12 1977-04-05 Bell Telephone Laboratories, Incorporated Conduction system for thin film and hybrid integrated circuits
US4074342A (en) * 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4360142A (en) * 1979-06-29 1982-11-23 International Business Machines Corporation Method of forming a solder interconnection capable of sustained high power levels between a semiconductor device and a supporting substrate

Also Published As

Publication number Publication date
US4835593A (en) 1989-05-30
JPS62263661A (ja) 1987-11-16
EP0245697A2 (en) 1987-11-19
EP0245697A3 (en) 1988-11-23

Similar Documents

Publication Publication Date Title
JPH0464466B2 (ja)
US5108027A (en) Flip chip solder bond structure for devices with gold based metallization
EP0678908B1 (en) Low temperature ternary C4 method
US6250541B1 (en) Method of forming interconnections on electronic modules
EP1720204B1 (en) Transient liquid phase eutectic bonding
US5420073A (en) Structure and method for a superbarrier to prevent diffusion between a noble and a non-noble metal
EP0908951B1 (en) Improved air isolated crossovers
US4672739A (en) Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate
US4755631A (en) Apparatus for providing an electrical connection to a metallic pad situated on a brittle dielectric substrate
JP2697116B2 (ja) インジウム半田の接合構造
EP0068091B1 (en) Method for connecting a semiconductor chip to a substrate and such connection
WO2001056081A1 (en) Flip-chip bonding arrangement
US5485352A (en) Element joining pad for semiconductor device mounting board
JPH07118340B2 (ja) コネクタ・アセンブリ
EP0336869B1 (en) A multilayered metallurgical structure for an electronic component
JP2656864B2 (ja) ボンディングツール
JPS61121489A (ja) 基板製造用Ｃｕ配線シ−ト
JP2565143B2 (ja) 半導体実装基板用素子接合構造およびその製造方法
GB2228825A (en) Flip chip solder bond structure for devices with gold based metallisation
JP3036291B2 (ja) 半導体装置の実装構造
JP2571026B2 (ja) 半導体実装基板用素子接合パッド及び接合体
JPH0760882B2 (ja) ろう付け方法
JPH0227817B2 (ja)
JPH11307688A (ja) 配線基板及びその製造方法
JPH05343563A (ja) セラミックパッケージ