JP2565143B2 - 半導体実装基板用素子接合構造およびその製造方法 - Google Patents
半導体実装基板用素子接合構造およびその製造方法Info
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- JP2565143B2 JP2565143B2 JP6299999A JP29999994A JP2565143B2 JP 2565143 B2 JP2565143 B2 JP 2565143B2 JP 6299999 A JP6299999 A JP 6299999A JP 29999994 A JP29999994 A JP 29999994A JP 2565143 B2 JP2565143 B2 JP 2565143B2
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- metallization
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多層配線基板，厚膜多
層基板，半導体パッケージ，ガラスセラミックスを用い
た絶縁基板等のＬＳＩを実装する半導体装置の接合構造
に関する。
層基板，半導体パッケージ，ガラスセラミックスを用い
た絶縁基板等のＬＳＩを実装する半導体装置の接合構造
に関する。
【０００２】
【従来の技術】一般に半導体実装用セラミック基板の素
子接合パッドは、厚膜メタライズにより形成されてい
る。しかし、ガラスセラミック基板等の低温焼結基板に
厚膜メタライズを形成し、金属あるいは合金からなる入
出力ピンやリードを半田あるいはろう材により接合した
場合、メタライズ剥がれを生じるという問題を有してい
た。そこで、従来の低温焼結基板上の素子接合パッド
は、薄膜で形成されている場合が多い。図５に従来の実
装基板上に薄膜メタライズを形成した場合の実装基板と
金属から成る入出力ピンとの接合体の構成例を示す。従
来、薄膜のメタライズパッドを形成する場合、基板研磨
後、基板にメタルマスクを介してスパッタリングあるい
は蒸着により薄膜を形成するか、基板研磨後、スパッタ
リングあるいは蒸着後、フォトリソグラフィー，エッチ
ング工程を経て薄膜メタライズパッドを形成していた。
メタルマスクを使用した場合は比較的工程時間は少なく
できるが、スパッタリング粒子の基板とマスク間への回
り込みのため、狭ピッチのパターンではショートを起こ
してしまうという問題を有していた。また、フォトリソ
グラフィーの工程を利用した場合は工程時間が厚膜メタ
ライズを形成する場合に比べて著しく長くなってしま
い、コスト増大を招いている問題を有していた。また、
薄膜メタライズを用いた場合においても半田あるいはろ
う材による接合時に生じる引っ張り応力がメタライズ端
部に集中してしまうため、メタライズ剥がれを生じてし
まうことがあった。
子接合パッドは、厚膜メタライズにより形成されてい
る。しかし、ガラスセラミック基板等の低温焼結基板に
厚膜メタライズを形成し、金属あるいは合金からなる入
出力ピンやリードを半田あるいはろう材により接合した
場合、メタライズ剥がれを生じるという問題を有してい
た。そこで、従来の低温焼結基板上の素子接合パッド
は、薄膜で形成されている場合が多い。図５に従来の実
装基板上に薄膜メタライズを形成した場合の実装基板と
金属から成る入出力ピンとの接合体の構成例を示す。従
来、薄膜のメタライズパッドを形成する場合、基板研磨
後、基板にメタルマスクを介してスパッタリングあるい
は蒸着により薄膜を形成するか、基板研磨後、スパッタ
リングあるいは蒸着後、フォトリソグラフィー，エッチ
ング工程を経て薄膜メタライズパッドを形成していた。
メタルマスクを使用した場合は比較的工程時間は少なく
できるが、スパッタリング粒子の基板とマスク間への回
り込みのため、狭ピッチのパターンではショートを起こ
してしまうという問題を有していた。また、フォトリソ
グラフィーの工程を利用した場合は工程時間が厚膜メタ
ライズを形成する場合に比べて著しく長くなってしま
い、コスト増大を招いている問題を有していた。また、
薄膜メタライズを用いた場合においても半田あるいはろ
う材による接合時に生じる引っ張り応力がメタライズ端
部に集中してしまうため、メタライズ剥がれを生じてし
まうことがあった。
【０００３】また、パッケージの小型化，高密度化，封
止性および信号の伝播特性の点から、ＬＳＩチップをキ
ャビティー内に実装する構造が、特開昭６２−４８５９
号公報，特開昭５８−７４０４７号公報，特開昭５８−
１１１３５０号公報，特開平４−２４９５５号公報等に
数多く報告されているが、素子接合パッドを独立したキ
ャビティー内に設けたものは報告されておらず、素子そ
のものがキャビティー内にあっても接合強度の点からみ
れば、キャビティーの有無はなんら意味を持っていな
い。
止性および信号の伝播特性の点から、ＬＳＩチップをキ
ャビティー内に実装する構造が、特開昭６２−４８５９
号公報，特開昭５８−７４０４７号公報，特開昭５８−
１１１３５０号公報，特開平４−２４９５５号公報等に
数多く報告されているが、素子接合パッドを独立したキ
ャビティー内に設けたものは報告されておらず、素子そ
のものがキャビティー内にあっても接合強度の点からみ
れば、キャビティーの有無はなんら意味を持っていな
い。
【０００４】
【発明が解決しようとする課題】以上述べた様に、低温
焼結基板、特にガラスセラミック基板上のメタライズ構
造および接合構造では、低コスト，高強度な低温焼結基
板と金属から成る入出力ピンやリードとの接合体を得る
ことは不可能であった。
焼結基板、特にガラスセラミック基板上のメタライズ構
造および接合構造では、低コスト，高強度な低温焼結基
板と金属から成る入出力ピンやリードとの接合体を得る
ことは不可能であった。
【０００５】本発明の目的は、このような従来の欠点を
除去して、低コストで作製可能であり高強度な入出力ピ
ンやリードとの接合を有するガラスセラミックスを代表
とする半導体装置実装基板上に適用できる接合構造を提
供することにある。
除去して、低コストで作製可能であり高強度な入出力ピ
ンやリードとの接合を有するガラスセラミックスを代表
とする半導体装置実装基板上に適用できる接合構造を提
供することにある。
【０００６】
【課題を解決するための手段】本発明は半導体が実装さ
れる低温焼結基板上の素子接合パッドにおいて、パッド
を独立したキャビティー内の側面および底面の薄膜パッ
ドから成る素子接合パッドとすることを特徴とする。
れる低温焼結基板上の素子接合パッドにおいて、パッド
を独立したキャビティー内の側面および底面の薄膜パッ
ドから成る素子接合パッドとすることを特徴とする。
【０００７】図１に本発明の素子接合パッドの構成例を
示す。本発明で使用される実装基板としてはガラスセラ
ミック基板あるいはセラミック基板が好適に用いられる
が、その組成は限定されるものではなく、広範な材料に
ついて適用される。基板に使用される導体材料について
も限定されるものではない。薄膜メタライズについても
組成，膜厚，形成方法いずれも限定されず、スパッタリ
ング，蒸着，無電解メッキ，電解メッキ等が適宜選択さ
れる。また、キャビティーの形状やサイズも限定される
ものではない。
示す。本発明で使用される実装基板としてはガラスセラ
ミック基板あるいはセラミック基板が好適に用いられる
が、その組成は限定されるものではなく、広範な材料に
ついて適用される。基板に使用される導体材料について
も限定されるものではない。薄膜メタライズについても
組成，膜厚，形成方法いずれも限定されず、スパッタリ
ング，蒸着，無電解メッキ，電解メッキ等が適宜選択さ
れる。また、キャビティーの形状やサイズも限定される
ものではない。
【０００８】図２および図３には、それぞれ図１の素子
接合パッドにパッケージリード，入出力ピンが接合され
ている例を示した。接合されるものの材質，形状は、限
定されるものではない。また、ろう材，半田についても
Ａｇ−Ｃｕ系共晶合金が好適であるが、Ａｕ−Ｓｉ系合
金，Ａｕ−Ｇｅ系合金，Ａｕ−Ｃｕ系合金，Ａｌ−Ｓｉ
系合金，Ｃｕ−Ｚｎ系合金，Ｎｉ−Ｃｒ系合金，Ｍｇ−
Ａｌ系合金，Ｓｎ−Ｐｂ系合金，Ｓｎ−Ｚｎ系合金，Ｓ
ｎ−Ａｇ系合金，Ｓｎ−Ｓｂ系合金，Ｃｄ−Ｚｎ系合
金，Ｐｂ−Ａｇ系合金，Ｃｄ−Ａｇ系合金，Ｚｎ−Ａｌ
系合金，Ａｕ−Ｓｎ系合金等でも良く、限定はされず、
ガラスセラミック基板が軟化あるいは基板の導体材料が
溶解しない温度（１０００℃程度以下）であればよい。
また、接合後、素子パッドおよび接合された合金や金属
にＮｉ／Ａｕ等のメッキを施すことは後工程での接合性
や防食性の点からさらに有効である。
接合パッドにパッケージリード，入出力ピンが接合され
ている例を示した。接合されるものの材質，形状は、限
定されるものではない。また、ろう材，半田についても
Ａｇ−Ｃｕ系共晶合金が好適であるが、Ａｕ−Ｓｉ系合
金，Ａｕ−Ｇｅ系合金，Ａｕ−Ｃｕ系合金，Ａｌ−Ｓｉ
系合金，Ｃｕ−Ｚｎ系合金，Ｎｉ−Ｃｒ系合金，Ｍｇ−
Ａｌ系合金，Ｓｎ−Ｐｂ系合金，Ｓｎ−Ｚｎ系合金，Ｓ
ｎ−Ａｇ系合金，Ｓｎ−Ｓｂ系合金，Ｃｄ−Ｚｎ系合
金，Ｐｂ−Ａｇ系合金，Ｃｄ−Ａｇ系合金，Ｚｎ−Ａｌ
系合金，Ａｕ−Ｓｎ系合金等でも良く、限定はされず、
ガラスセラミック基板が軟化あるいは基板の導体材料が
溶解しない温度（１０００℃程度以下）であればよい。
また、接合後、素子パッドおよび接合された合金や金属
にＮｉ／Ａｕ等のメッキを施すことは後工程での接合性
や防食性の点からさらに有効である。
【０００９】本発明によれば、メタライズ端部はキャビ
ティー側面になり、接合時に生じる応力が最も多く残留
するろう材のフィレット端部がメタライズの端部と一致
していないため、従来の独立したキャビティーの無い接
合体で生じたメタライズ剥がれが起きることはなく、高
強度な接合体を得ることができる。
ティー側面になり、接合時に生じる応力が最も多く残留
するろう材のフィレット端部がメタライズの端部と一致
していないため、従来の独立したキャビティーの無い接
合体で生じたメタライズ剥がれが起きることはなく、高
強度な接合体を得ることができる。
【００１０】図４には、図１の素子接合パッド製造の例
を示した。製造時にあらかじめキャビティーを設けた基
板の表面全体に薄膜メタライズを形成した後、基板表面
を研磨することにより、キャビティー内の薄膜メタライ
ズから成る素子接合パッドを得ることができる。この方
法によれば、薄膜メタライズを形成する工程時間を大幅
に低減することが可能なため低コスト化を実現できる。
を示した。製造時にあらかじめキャビティーを設けた基
板の表面全体に薄膜メタライズを形成した後、基板表面
を研磨することにより、キャビティー内の薄膜メタライ
ズから成る素子接合パッドを得ることができる。この方
法によれば、薄膜メタライズを形成する工程時間を大幅
に低減することが可能なため低コスト化を実現できる。
【００１１】
【実施例】以下、使用する基板、薄膜層構成、ろう材、
接合素子を種々変化させた例を示す。
接合素子を種々変化させた例を示す。
【００１２】（実施例１）直径０．８mm，深さ０．５mm
のキャビティーを１．２７mmピッチで有しＡｇ−Ｐｄを
内部導体としホウケイ酸ガラスとアルミナとから成り９
００℃で焼成した多層配線ガラスセラミック基板にＣｒ
／Ｃｕ薄膜層をそれぞれ０．１μm ，０．５μm の厚み
でスパッタリングにより形成した後、基板表面を研磨す
ることにより、キャビティー内の素子接合パッドを形成
した。該パッド上にＮｉ薄膜層を０．１μm の厚みで無
電解メッキにより形成し、Ｓｎ−Ｐｂ系半田により４６
０ピン−アルミナ製パッケージのＡｕメッキされたコバ
ールから成るリード部を窒素中２３０℃で接合した。こ
のパッケージは垂直および４５゜方向に１０ｋｇｆの引
っ張りを行っても接合部の剥がれ等の破壊を起こさずに
強固な接合が得られていた。接合に要した工程時間は、
５０分であった。
のキャビティーを１．２７mmピッチで有しＡｇ−Ｐｄを
内部導体としホウケイ酸ガラスとアルミナとから成り９
００℃で焼成した多層配線ガラスセラミック基板にＣｒ
／Ｃｕ薄膜層をそれぞれ０．１μm ，０．５μm の厚み
でスパッタリングにより形成した後、基板表面を研磨す
ることにより、キャビティー内の素子接合パッドを形成
した。該パッド上にＮｉ薄膜層を０．１μm の厚みで無
電解メッキにより形成し、Ｓｎ−Ｐｂ系半田により４６
０ピン−アルミナ製パッケージのＡｕメッキされたコバ
ールから成るリード部を窒素中２３０℃で接合した。こ
のパッケージは垂直および４５゜方向に１０ｋｇｆの引
っ張りを行っても接合部の剥がれ等の破壊を起こさずに
強固な接合が得られていた。接合に要した工程時間は、
５０分であった。
【００１３】（実施例２）直径１．７mm，深さ０．５mm
のキャビティーを２．５４mmピッチで有する実施例１と
同様のＡｇ−Ｐｄ多層配線ガラスセラミック基板にＴｉ
／Ｍｏ薄膜層をそれぞれ０．１μm ，１．５μm の厚み
でスパッタリングにより形成した後、基板表面を研磨す
ることにより、キャビティー内の素子接合パッドを形成
した。該パッド上にＮｉ薄膜層を０．１μm の厚みで無
電解メッキにより形成し、Ａｇ−Ｃｕ系共晶ろう材によ
りコバール製の入出力ピンを窒素中７８０℃で接合し
た。入出力ピンの接合強度は、垂直方向で１０ｋｇｆ以
上、４５゜方向で６．６ｋｇｆと十分な値を示した。接
合に要した工程時間は１時間であった。
のキャビティーを２．５４mmピッチで有する実施例１と
同様のＡｇ−Ｐｄ多層配線ガラスセラミック基板にＴｉ
／Ｍｏ薄膜層をそれぞれ０．１μm ，１．５μm の厚み
でスパッタリングにより形成した後、基板表面を研磨す
ることにより、キャビティー内の素子接合パッドを形成
した。該パッド上にＮｉ薄膜層を０．１μm の厚みで無
電解メッキにより形成し、Ａｇ−Ｃｕ系共晶ろう材によ
りコバール製の入出力ピンを窒素中７８０℃で接合し
た。入出力ピンの接合強度は、垂直方向で１０ｋｇｆ以
上、４５゜方向で６．６ｋｇｆと十分な値を示した。接
合に要した工程時間は１時間であった。
【００１４】（実施例３）直径１．３mm，深さ０．５mm
のキャビティーを２．５４mmピッチで有する実施例１と
同様のＡｇ−Ｐｄ多層配線ガラスセラミック基板にＣｒ
／Ｐｄ薄膜層をそれぞれ０．１μm ，０．６μm の厚み
でスパッタリングにより形成した。次に基板表面を研磨
することにより、キャビティー内の素子接合パッドを形
成した。さらに、Ａｕ−Ｓｎ系半田によりＡｕメッキを
施したコバール製の入出力ピンを窒素中３２０℃で接合
した。入出力ピンの接合強度は、垂直方向で５ｋｇｆ，
４５゜方向で２．３ｋｇｆと実用可能な値を示した。接
合に要した工程時間は、１時間であった。
のキャビティーを２．５４mmピッチで有する実施例１と
同様のＡｇ−Ｐｄ多層配線ガラスセラミック基板にＣｒ
／Ｐｄ薄膜層をそれぞれ０．１μm ，０．６μm の厚み
でスパッタリングにより形成した。次に基板表面を研磨
することにより、キャビティー内の素子接合パッドを形
成した。さらに、Ａｕ−Ｓｎ系半田によりＡｕメッキを
施したコバール製の入出力ピンを窒素中３２０℃で接合
した。入出力ピンの接合強度は、垂直方向で５ｋｇｆ，
４５゜方向で２．３ｋｇｆと実用可能な値を示した。接
合に要した工程時間は、１時間であった。
【００１５】（比較例１）キャビティーの無い実施例１
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｃｒ／Ｃｕ薄膜層をそれぞれ０．１μm ，０．５μ
m の厚みでスパッタリングにより形成した後、フォトリ
ソグラフィーによるパターニングを行い、ウェットエッ
チングにより、基板表面の直径０．８mm，ピッチ１．２
７mmの素子接合パッドを形成した。該パッド上にＮｉ薄
膜層を０．１μm の厚みで無電解メッキにより形成し、
Ｓｎ−Ｐｂ系半田により他の４６０ピン−アルミナ製パ
ッケージのリード部を窒素中２３０℃で接合した。この
パッケージは垂直および４５゜方向に１０ｋｇｆの引っ
張りを行ってもパッケージ全体が剥がれてしまうことは
無かった。しかし、４５゜方向に１０ｋｇｆの引っ張り
を行った際に２３本のリードが基板側から剥がれてい
た。また、接合に要した工程時間は、１時間３０分と長
くなってしまった。
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｃｒ／Ｃｕ薄膜層をそれぞれ０．１μm ，０．５μ
m の厚みでスパッタリングにより形成した後、フォトリ
ソグラフィーによるパターニングを行い、ウェットエッ
チングにより、基板表面の直径０．８mm，ピッチ１．２
７mmの素子接合パッドを形成した。該パッド上にＮｉ薄
膜層を０．１μm の厚みで無電解メッキにより形成し、
Ｓｎ−Ｐｂ系半田により他の４６０ピン−アルミナ製パ
ッケージのリード部を窒素中２３０℃で接合した。この
パッケージは垂直および４５゜方向に１０ｋｇｆの引っ
張りを行ってもパッケージ全体が剥がれてしまうことは
無かった。しかし、４５゜方向に１０ｋｇｆの引っ張り
を行った際に２３本のリードが基板側から剥がれてい
た。また、接合に要した工程時間は、１時間３０分と長
くなってしまった。
【００１６】（比較例２）キャビティーの無い実施例２
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｔｉ／Ｍｏの薄膜層をそれぞれ０．１μm ，１．５
μm の厚みでスパッタリングにより形成した後、フォト
リソグラフィーによるパターニングを行い、ウェットエ
ッチングにより、基板表面の直径１．７mm、ピッチ２．
５４mmの素子接合パッドを形成した。該パッド上にＮｉ
薄膜層を０．１μm の厚みで無電解メッキにより形成
し、Ａｇ−Ｃｕ系共晶ろう材によりコバール製の入出力
ピンを窒素中７８０℃で接合した。入出力ピンの接合強
度は、垂直方向で８．８ｋｇｆ，４５℃方向で４．２ｋ
ｇｆと実用可能な値を示したが、本発明と比較すると低
い強度であった。また、接合に要した工程時間は、１時
間４０分と長くなってしまった。
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｔｉ／Ｍｏの薄膜層をそれぞれ０．１μm ，１．５
μm の厚みでスパッタリングにより形成した後、フォト
リソグラフィーによるパターニングを行い、ウェットエ
ッチングにより、基板表面の直径１．７mm、ピッチ２．
５４mmの素子接合パッドを形成した。該パッド上にＮｉ
薄膜層を０．１μm の厚みで無電解メッキにより形成
し、Ａｇ−Ｃｕ系共晶ろう材によりコバール製の入出力
ピンを窒素中７８０℃で接合した。入出力ピンの接合強
度は、垂直方向で８．８ｋｇｆ，４５℃方向で４．２ｋ
ｇｆと実用可能な値を示したが、本発明と比較すると低
い強度であった。また、接合に要した工程時間は、１時
間４０分と長くなってしまった。
【００１７】（比較例３）キャビティーの無い実施例３
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｃｒ／Ｐｄ薄膜層をそれぞれ０．１μm 、０．６μ
m の厚みでスパッタリングにより形成した後、フォトリ
ソグラフィーによるパターニングを行い、ウェットエッ
チングにより、基板表面の直径１．３mm，ピッチ２．５
４mmの素子接合パッドを形成した。さらにＡｕ−Ｓｎ系
半田によりＡｕメッキを施したコバール製の入出力ピン
を窒素中３２０℃で接合した。入出力ピンの接合強度
は、垂直方向で４．３ｋｇｆ，４５゜方向で１．７ｋｇ
ｆと低い値を示した。また、接合に要した工程時間は、
１時間４０分と長くなってしまった。
と同様の多層配線ガラスセラミック基板の表面を研磨
後、Ｃｒ／Ｐｄ薄膜層をそれぞれ０．１μm 、０．６μ
m の厚みでスパッタリングにより形成した後、フォトリ
ソグラフィーによるパターニングを行い、ウェットエッ
チングにより、基板表面の直径１．３mm，ピッチ２．５
４mmの素子接合パッドを形成した。さらにＡｕ−Ｓｎ系
半田によりＡｕメッキを施したコバール製の入出力ピン
を窒素中３２０℃で接合した。入出力ピンの接合強度
は、垂直方向で４．３ｋｇｆ，４５゜方向で１．７ｋｇ
ｆと低い値を示した。また、接合に要した工程時間は、
１時間４０分と長くなってしまった。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
高強度なガラスセラミック基板をはじめとした低温焼結
基板と金属あるいは合金から成る入出力ピンやコバール
との接合体を得ることができる。また、素子接合パッド
を形成する工程時間を短縮できるため、コストを低減す
ることができる。
高強度なガラスセラミック基板をはじめとした低温焼結
基板と金属あるいは合金から成る入出力ピンやコバール
との接合体を得ることができる。また、素子接合パッド
を形成する工程時間を短縮できるため、コストを低減す
ることができる。
【００１９】本発明による半導体実装基板用接合構造は
絶縁基板，多層配線基板および半導体パッケージ等のＬ
ＳＩを実装する半導体装置の接合構造として有用であ
り、その工業的価値は極めて高い。
絶縁基板，多層配線基板および半導体パッケージ等のＬ
ＳＩを実装する半導体装置の接合構造として有用であ
り、その工業的価値は極めて高い。
【図１】本発明の接合パッドの構造を示す図である。
【図２】本発明の基板とパッケージリードとの接合構造
を示す図である。
を示す図である。
【図３】本発明の基板への入出力ピンの接合構造を示す
図である。
図である。
【図４】本発明の接合パッド製造方法を示す図である。
【図５】従来の接合パッドの構造を示す図である。
１ 半導体実装用基板 ２ キャビティー ３ 薄膜メタライズ ４ 半田あるいはろう材 ５ パッケージリード ６ コバールピン ７ ガラスセラミック基板
Claims (2)
- 【請求項１】低温焼結基板と入出力ピンもしくはリード
との接合構造であって、前記入出力ピン及びリードは金
属あるいは合金よりなり、前記低温焼結基板は側面及び
底面に薄膜メタライズを有する独立したキャビティーを
有し、前記薄膜メタライズと入出力ピンもしくはリード
は半田あるいはろう材により接続されていることを特徴
とする半導体実装基板用素子接合構造。 - 【請求項２】キャビティーを設けたセラミック基板のキ
ャビティー内を含む表面全体に薄膜層を形成する工程
と、基板の表面を研磨することによってキャビティー内
以外の部分の薄膜層を除去する工程と、キャビティー内
の薄膜層をメタライズとして入出力ピンもしくはリード
を半田あるいはろう材により接合する工程とからなるこ
とを特徴とする半導体実装基板用接合構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6299999A JP2565143B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体実装基板用素子接合構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6299999A JP2565143B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体実装基板用素子接合構造およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162563A JPH08162563A (ja) | 1996-06-21 |
| JP2565143B2 true JP2565143B2 (ja) | 1996-12-18 |
Family
ID=17879520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6299999A Expired - Lifetime JP2565143B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体実装基板用素子接合構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565143B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080043408A (ko) | 1998-12-16 | 2008-05-16 | 이비덴 가부시키가이샤 | 도전성접속핀 및 패키지기판 |
| KR100416838B1 (ko) * | 2001-06-29 | 2004-02-05 | 주식회사 하이닉스반도체 | 반도체의 패키지장치 및 그 방법 |
-
1994
- 1994-12-02 JP JP6299999A patent/JP2565143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08162563A (ja) | 1996-06-21 |
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