JPH0464259A - 半導体装置 - Google Patents

半導体装置

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JPH0464259A
JPH0464259A JP17802290A JP17802290A JPH0464259A JP H0464259 A JPH0464259 A JP H0464259A JP 17802290 A JP17802290 A JP 17802290A JP 17802290 A JP17802290 A JP 17802290A JP H0464259 A JPH0464259 A JP H0464259A
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JP
Japan
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layer
resistance
conductor layer
insulating layer
conductor
Prior art date
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Pending
Application number
JP17802290A
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English (en)
Inventor
Shinji Tanaka
信二 田中
Yoichi Hida
洋一 飛田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH0464259A publication Critical patent/JPH0464259A/ja
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関するものてあり、特にその入
力回路部に設けられたサージ保護用回路の入力抵抗の放
熱効果を向上させた半導体装置に関するものである。
〔従来の技術〕
第6図は従来の半導体装置のこの発明に関連するサージ
保護用回路を含む入力回路部を示す図である。同図にお
いて、入力信号か供給される入力端子となるボンデイン
クパット10は第1の導体7を経て入力抵抗3の一端に
接続され、該入力抵抗3の他端は第2の導体8を経てN
チャンネル型MO3)ランシスタ(以下Nチャンネルト
ランジスタと称す) 11のトレインに接続されると共
に内部集積回路12に接続されている。ここては、内部
集積回路12を抵抗13て代表的に示している。Nチャ
ンネルトランジスタ11のソースおよびゲートは通常接
地電位に保たれた線路14に接続されている。
接地線路14は電源端子15に接続されている。入力抵
抗3およびNチャンネルトランジスタ11はサージ保護
用回路16を構成している。
第7図は従来の半導体装置の特にサージ保護用回路16
の部分の集積化された構造を概略的に示した断面図であ
る。同図て、半導体基板lの上面には第1の絶縁層2か
形成されており、該絶縁層2上に多結晶シリコンからな
る抵抗層3aか形成されている。抵抗層3aは第6図の
回路における入力抵抗3として作用するものである。抵
抗層3aおよび露出した第1の絶縁層2上には第2の絶
縁層4か形成されており、該第2の絶縁層4の上記抵抗
層3aの一方の端部および他方の端部に対向する部分に
はそれぞれコンタクトホール5.6が形成されている。
第2の絶縁M4上には抵抗層3aの一端と第6図に示す
ボンデインクバット10(第7図には示されていない)
とを接続する第1の導体層7aか形成されており、該第
1の導体層7aはコンタクトホール5を経て上記抵抗層
3aの一端に接続されている。同様に第2の絶縁層4上
には抵抗層3aの他端と第6図に示す内部集積回路12
およびNチャンネルトランジスタ11のトレインとを接
続する第2の導体層8aか形成されており、該第2の導
体層8aはコンタクトホール6を経て上記抵抗層3aの
他端に接続されている。第2の絶縁層4の露出した部分
および導体層7a、8aの表面を覆って保護層9か形成
されている。また、ボンディングバット10と半導体装
置のリードフレーム(図示せず)とは金線等のワイヤに
よって電気的、熱的に結合されている。
次に上記のような構造のサージ保護用回路をもった半導
体集積回路の動作を第6図を参照して説明する。
Nチャンネルトランジスタ11はサージ保護用トランジ
スタてあり、通常の動作時にはそのゲートか接地線路1
6に接続されているのて遮断状態てあり、リードフレー
ム、ワイヤを経て入力ボンディングパッド10に入力さ
れた入力信号は入力抵抗3を通って内部集積回路12に
導かれる。入力ボンデインクバッド10にサージ電圧か
印加されると、Nチャンネルトランジスタ11はバンチ
スルー効果によって導通状態になり、サージ電流か入力
抵抗3および導通状態になったNチャンネルトランジス
タ11を通って電源線路14に流れるのて、内部集積回
路12かサージ電流によって破壊されるのを防止するこ
とかてきる。
〔発明か解決しようとする課題〕
第7図に示すような構造のサージ保護回路をもった従来
の半導体装置では、入力ボンディングバッド10にサー
ジ電圧が印加されたとき、サージ電圧による大きなサー
ジ電流か入力抵抗3として作用する抵抗層3aを流れて
ジュール熱か発生するか、このジュール熱の放熱特性が
悪いため、抵抗層3aが著しく高温になって、該抵抗層
3aか溶けて断線するという問題かあった。
この発明は、入力抵抗として作用する抵抗層の放熱効果
を大きくしてサージ電圧が印加された時に、上記入力抵
抗か発熱により断線することが無いようにした半導体装
置を得ることを目的とする。
〔課題を解決するための手段〕
この発明の半導体装置の入力回路部に設けられたサージ
保護用回路は、半導体基板上に形成された入力抵抗とし
て作用する抵抗層と、該抵抗層上に形成された絶縁層と
、該絶縁層上に形成され且つ第1のコンタクトホールを
通して上記抵抗層の一方の端部に接続された第1の導体
層と、上記絶縁層上に形成され第2のコンタクトホール
を通して上記抵抗層の他方の端部に接続された第2の導
体層とからなり、上記第1の導体層の端部は入力ボンデ
ィングバットに接続されており、第2の導体層の端部は
サージ保護用トランジスタおよび内部集積回路に接続さ
れており、′さらに上記第1の導体層か上記第2の導体
層の近傍にまで伸延して上記絶縁層上に上記抵抗層を覆
うように形成されている。
〔作 用〕
上記のように、この発明の半導体装置て使用されるサー
ジ保護用回路ては、第1の導体層か第2の導体層の近傍
にまで伸延して絶縁層上に形成されているから、大きな
サージ電流が抵抗層に流れて該抵抗層に大きなジュール
熱か発生しても、この熱は上記第1の導体層を経て速や
かに半導体装置の外部へ放熱されるから、上記抵抗層か
発熱によって断線することはない。
(実施例) 以下、図示の実施例を参照しつつこの発明を説明する。
第1図はこの発明の半導体装置て使用されるサージ保護
用回路を含む入力回路の第1の実施例の主要部の平面図
、第2図は第1図のI−1線に沿う断面図である。第1
図および第2図において、半導体基板1の上面には第1
の絶縁層2か形成されており、該絶縁層2上に多結晶シ
リコンよりなる抵抗層3aか形成されている。抵抗層3
aは先に示した第6図の回路における入力抵抗3として
作用するものである。抵抗層3aおよび露出した第1の
絶縁層2上には第2の絶縁層4か形成されており、該第
2の絶縁層4の上記抵抗層3aの一方の端部および他方
の端部に対向する部分にはそれぞれコンタクトホール5
.6か形成されている。第2の絶縁層4上には抵抗層3
aの−・端と第6図のボンディングバット10(第2図
には示されていない)とを接続する第1の導体層17a
か形成されており、該導体層17aはコンタクトホール
5を経て上記抵抗層3aの一端に接続されている。同様
に第2の絶縁層4上には抵抗層3aの他端と第6図に示
す内部集積回路123よびサージ保護用のNチャンネル
トランジスタ11のトレインとを接続する第2の導体層
18aが形成されており、該第2の導体層18aはコン
タクトホール6を経て上記抵抗層3aの他端に接続され
ている。この発明の半導体装置て使用されるサージ保護
用回路ては、第2の導体層18aはコンタクトホール6
の部分てほぼ終端しているが、第1の導体層17aはコ
ンタクトホール5を越えて第2の導体層18aの近傍に
まで伸延して抵抗層3aをほぼ覆うように形成されてい
る。第1の導体層17aと第2の導体層18aとは間隙
ΔTによって電気的に絶縁されている。導体層17a、
18aの表面を覆って保護層9か形成されている。また
、上記ボンディングパット10と半導体装置のリードフ
レーム(図示せず)とは金線等のワイヤによって電気的
、熱的に結合されている。
この発明の半導体装置の入力回路部で使用されるサージ
保護用回路において、正常動作時では、Nチャンネルト
ランジスタ11は遮断状態であるから、リードフレーム
およびワイヤを経てボンディングバットIOに入力され
る信号は抵抗層3aによって形成された入力抵抗3を経
て内部集積回路12に供給される。
一方、ボンデインクバット10に大きなサージ電圧か印
加されると、Nチャンネルトランジスタ11はパンチス
ルー効果によって導通し、サージ電流は接地線路14に
流れて、内部集積回路12を上記サージ電圧あるいはサ
ージ電流から保護することかてきる。上記サージ電流は
抵抗層3aを流れるから、該抵抗層3aには大きなジュ
ール熱か発生する。この熱は第1の絶縁層2を通って半
導体基板lに伝わり、熱容量の大きな半導体基板lによ
って吸収されるか、あるいは第2の絶縁層4を通って第
1の導体層17aに伝わり、さらにボンディングバット
10、上記ワイヤ3よびリードフレームを通って外部に
放出される。
ここて、簡単なモデルを使って放熱効果か如何に改善さ
れるかを説明する。説明を簡略化するために第1図およ
び第2図を次のように近似するものとする。
(a)第1図に示す形状を第3図に示す形状に近似する
(b)ボンデインクバット】0は充分の熱容量をもち、
その温度は実質的に一定に保たれているものとする。
(C)半導体基板lはどの部位においてもボンデインク
バット10と常に実質的に同し温度に保たれているもの
とする。
(d)入力抵抗3として作用する抵抗層3aの発熱は、
長さE=15gm、輻F=4p、mの平面内(15に層
×4μ層)て均一に生ずるものとする。
(e)第1の導体層1.7aに伝わった熱は抵抗層3a
の中央上の位置からダイパッド10の中央まてA=15
ルー移動し、その際第1の導体層15aの輻Gを8牌層
、厚さをIg■とじたとき、該第1の導体層17aの断
面8絡■×lル■に均一に分布するものとする。
(f)第1の絶縁層2、第2の絶縁層4中では、熱は垂
直方向にしか伝播しないものとする。
(g)保護層9は熱を全く通さず、抵抗層3aて発生し
た熱はすべて第1の絶縁層2を通って半導体基板1に、
あるいは第2の絶縁層4を通って第1の導体層17aに
伝播し、さらにポンディングパッド10に伝播するもの
とする。
(h)第1の絶縁層2および第2の絶縁層4は共にシリ
コン酸化物(Si02)て形成され、その熱伝導率には
(単位はW / m・’K)は5であるとする。
(i)第1の導体層17aはA1て、その熱伝導率には
230であるとする。
なお、熱伝導率には厚さ1mの両端に1’にの温度差が
あるとき、その板の面積1rn’の面を通って1秒間に
流れる熱量て表わすものとする。
ここて、1秒間に抵抗層3aか発生する全熱量をQ、半
導体基板1に流れ込む熱量をQl、ボンデインクバット
10に流れ込む熱量をQ2とし、また、半導体基板1と
第1の絶縁層2の上面との温度差をΔT1、第1の導体
層17aと第2の絶縁層4の下面との間の温度差をΔT
2、ボンデインクバット10と第1の導体層17aの下
面との間の温度差をΔT、Tとする。そうすると、Q、
、Q、、Q3について次の式か成立する。
= 300  x 10−’・ΔT、        
   (])11秒に第1の導体層17aと第2の絶縁
層4を伝わる熱量が共にQ2であるような定常状態を考
えると次式か成立つ。
定常状態では入力抵抗3として作用する抵抗層3aの上
下の面の温度は等しく、また、近似により半導体基板l
とボンデイングバ・ント10の温度も等しいのて、次式
が成立つ。
ΔT□=ΔT2+ΔT3(3) 式(1)、(2)、(3)より +”+ 17Q I  =47Q2         
 (4)ここて、全熱量Qは、Q=Q1+Qz   (
5)であるから、(4)、(5)式より、 +’+ Q 2 = −Q # 0.25Q     
      (6)これにより、全熱量の約174か第
1図および第2図に示すこの発明のサージ保護用回路の
抵抗層3a上の第1の導体層17aを経て半導体装置の
外部に放出されていることか判る。すなわち、この発明
によれば、サージ電圧か印加されたときの抵抗層3aの
温度上昇は第7図の従来の装置に比して約25%減少す
ることか判った。
全熱量Qに対するQ2の割合を増すには第1の導体層1
7aを通る熱量を増加する必要かあり、その方法として
は、(イ)第1の導体層17aの長さを短縮する、(ロ
)導体層1.7aの長さ方向に垂直な断面積を増加する
、(ハ)抵抗層3a上を覆う導体層17aの面積を増大
する等かある。
第1の導体層17aの導電率は抵抗層3aの導電率より
もかなり大きく、しかも従来は第1の導体層17aにつ
いては単なる導体層としての作用しか考えていなかった
ため、第1の導体層17aの断面積は抵抗層3aの断面
積よりも小さく作られていた。
ところか1本発明では、上記(0)の方法を実現するた
めに、第1の導体層17aの断面積は抵抗層3aの断面
積と等しいか、これよりも大になるように設定されてい
る。この場合、抵抗層3aの厚みは1gm〜2pmに設
定されている。また、この発明の半導体装tては、上記
(ハ)の方法を実現するために第1の導体層17aを第
2の導体層17bと抵抗層3aとの接触用コンタクトホ
ール6の近傍にまで伸延している。
第4図はこの発明の他の実施例を示す図である。第4図
の実施例では、抵抗層3aに対しその側方にボンデイン
クバット10を設け、抵抗層17a上に絶縁層(図示せ
ず)を介して正方形に近い形状の第1の導体層17aを
形成し、該第1の導体層17aをコンタクトホール5を
通して抵抗層3aに接続すると共に上記ボンデインクバ
ット10に接続したものである。第2の導体層18aは
第1図の実施例の導体層18aと同様である。
第5図は第4図の実施例の動作を説明するためのモデル
である。第1の実施例と同様に、抵抗層3aの長さE=
15gm、幅F=4μm、厚さかlpm〜2μ腫とし、
第1の導体層]−7aに伝わった熱は抵抗層3aの中央
上の位置からタイバット10の中央まてA=10gm移
動するとする。また、第1の導体層17aの幅Bはポン
チインクバット10の幅と同し10pmとする。第1の
実施例と同様に第1の導体層17aの厚さはIgmで、
該第1の導体層17aに伝わった熱はその断面10pm
 X 1μ−に均一に分布するとする。
1秒間に第1の導体層17aを伝わる熱量Q2は次式て
表わされる。
# :120  x 1O−6xΔT3       
    (7)(7)式を(3)式に適用すると、 32Q、  =62Q2 (9)式より、第4図の実施例ては全熱量Qの約1/3
か第1の導体層17aを通って放熱されることになる。
〔発明の効果〕
以上のように、この発明の半導体装置ては、入力回路部
のサージ保護用回路中の第1の導体層17aか抵抗層3
aのほぼ全面を覆うように第2の導体層18aの近傍に
まで伸延して形成されているから、上記抵抗層3aて生
ずるジュール熱は上記第1の導体層17aを介してすみ
やかに放熱され、サージ電圧か入力されたときの当該サ
ージ保護用回路、特に抵抗層3aの温度上昇を有効に抑
えることかできる。よって、上記抵抗層3aによって形
成される第6図の回路の入力抵抗3かサージ電圧の印加
時に断線するのか防止され、内部集積回路12かサージ
電圧から保護されることは勿論のこと、サージ保護用回
路自体かサージ電圧によって損傷を受けるのを防止する
ことかてきるという効果かある。
【図面の簡単な説明】
第1図はこの発明のサージ保護用回路の第1の実施例の
主要部の概略平面図、第2図は第1図の1−1線に沿う
断面図、第3図は第1図および第2図に示すこの発明の
第1の実施例によるサージ保護用回路の動作、作用を説
明するためのモデル化された図、第4図はこの発明のサ
ージ保護用回路の第2の実施例の主要部の概略平面図、
第5図は第4図に示すこの発明の第2の実施例によるサ
ージ保護用回路の動作、作用を説明する図、第6図は一
般に半導体装置のサージ保護用回路を含む入力回路部の
概略的な回路図、第7図は従来のサージ保護用回路を示
す主要部の断面図である。 l・・・・半導体基板、2・・・・第1の絶縁層、3・
・・・入力抵抗、3a・・・・抵抗層、5.6・・・・
コンタクトホール、7・・・・第1の導体、8・・・・
第2の導体、10・・・・ボンデインクバット、11・
・・・サージ保護用トランジスタ、12・・・・内部集
積回路、16・・・・サージ保護用回路、17a・・・
・第1の導体層、18a・・・・第2の導体層。 代  理  人    大   岩   増   雄第 図 東 図 1ス 第 図

Claims (1)

    【特許請求の範囲】
  1. (1)入力回路部にサージ保護用回路が設けられており
    、該サージ保護用回路は、半導体基板上に形成された入
    力抵抗として作用する抵抗層と、該抵抗層上に形成され
    た絶縁層と、該絶縁層上に形成され第1のコンタクトホ
    ールを通して上記抵抗層の一方の端部に接続された第1
    の導体層と、上記絶縁層上に形成され第2のコンタクト
    ホールを通して上記抵抗層の他方の端部に接続された第
    2の導体層とからなり、上記第1の導体層の端部は入力
    ボンディングパットに接続されており、第2の導体層の
    端部はサージ保護用トランジスタおよび内部集積回路に
    接続されており、特徴として上記第1の導体層は上記第
    2の導体層の近傍にまで伸延して上記絶縁層上に上記抵
    抗層を覆うように形成されている半導体装置。
JP17802290A 1990-07-03 1990-07-03 半導体装置 Pending JPH0464259A (ja)

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JP17802290A JPH0464259A (ja) 1990-07-03 1990-07-03 半導体装置

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JP (1) JPH0464259A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923077A (en) * 1998-02-11 1999-07-13 Bourns, Inc. Passive component integrated circuit chip

Cited By (1)

* Cited by examiner, † Cited by third party
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US5923077A (en) * 1998-02-11 1999-07-13 Bourns, Inc. Passive component integrated circuit chip

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