JPH04343232A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04343232A JPH04343232A JP11512691A JP11512691A JPH04343232A JP H04343232 A JPH04343232 A JP H04343232A JP 11512691 A JP11512691 A JP 11512691A JP 11512691 A JP11512691 A JP 11512691A JP H04343232 A JPH04343232 A JP H04343232A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】化合物半導体基板上にオーミック電極、
ゲート電極、マイクロストリップを有する従来構造の半
導体装置としては、図４に断面図で示すものがある。図
において、１は化合物半導体基板、３はオーミック電極
、４はゲート電極、５は金メッキなどの金属配線、６は
はんだ、７はＣｕＷなどのパッケージ、８はマイクロス
トリップ、９は保護膜である。
ゲート電極、マイクロストリップを有する従来構造の半
導体装置としては、図４に断面図で示すものがある。図
において、１は化合物半導体基板、３はオーミック電極
、４はゲート電極、５は金メッキなどの金属配線、６は
はんだ、７はＣｕＷなどのパッケージ、８はマイクロス
トリップ、９は保護膜である。
【０００３】次に図４の従来構造の半導体装置の動作に
ついて説明すると、オーミック電極３、ゲート電極４、
マイクロストリップ８を化合物半導体基板１上に有し、
この基板１上に保護膜９を有するモノリシックマイクロ
波集積回路（ＭＭＩＣ）であって、基板１の裏面に形成
した金属配線５を基板１にあけたバイアホールを介して
、金メッキ配線５ａによりオーミック電極３と接続する
とともに、金属配線５をはんだ６でパッケージ７に接合
されている。
ついて説明すると、オーミック電極３、ゲート電極４、
マイクロストリップ８を化合物半導体基板１上に有し、
この基板１上に保護膜９を有するモノリシックマイクロ
波集積回路（ＭＭＩＣ）であって、基板１の裏面に形成
した金属配線５を基板１にあけたバイアホールを介して
、金メッキ配線５ａによりオーミック電極３と接続する
とともに、金属配線５をはんだ６でパッケージ７に接合
されている。
【０００４】上記した構造において、化合物半導体基板
１は、マイクロストリップ８、８間の結合を少なくする
ために、その厚みを３０〜１００μｍ程度に薄く研削さ
れたものを使用している。またバイアホールを介して金
メッキ配線５ａによりオーミック電極３と接続している
金属配線５は、ヒートシンクとして機能し、化合物半導
体基板１上に形成されたオーミック電極３、ゲート電極
４などから構成される電界効果トランジスタ（ＦＥＴ）
で発生した熱を効率よくパッケージ７に逃がす役割をし
ている。なお保護膜９は外気の不純物からＭＭＩＣを保
護するものである。また、パッケージ７はアース電位に
なっている。
１は、マイクロストリップ８、８間の結合を少なくする
ために、その厚みを３０〜１００μｍ程度に薄く研削さ
れたものを使用している。またバイアホールを介して金
メッキ配線５ａによりオーミック電極３と接続している
金属配線５は、ヒートシンクとして機能し、化合物半導
体基板１上に形成されたオーミック電極３、ゲート電極
４などから構成される電界効果トランジスタ（ＦＥＴ）
で発生した熱を効率よくパッケージ７に逃がす役割をし
ている。なお保護膜９は外気の不純物からＭＭＩＣを保
護するものである。また、パッケージ７はアース電位に
なっている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は、
以上のように構成されているので、マイクロストリップ
８、８間の結合を少なくするために、化合物半導体基板
１の厚みを３０〜１００μｍ程度に薄く研削しなければ
ならず、また金属配線５をオーミック電極３と接続する
ために、化合物半導体基板１にバイアホールを形成する
ことが必要であるなどの問題があった。
以上のように構成されているので、マイクロストリップ
８、８間の結合を少なくするために、化合物半導体基板
１の厚みを３０〜１００μｍ程度に薄く研削しなければ
ならず、また金属配線５をオーミック電極３と接続する
ために、化合物半導体基板１にバイアホールを形成する
ことが必要であるなどの問題があった。
【０００６】また、たとえ化合物半導体基板１を３０〜
１００μｍ程度に薄く研削しても、該基板１の比誘電率
が１０以上あるので、マイクロストリップ８、８間の結
合が起こり易く、このためマイクロストリップ８、８間
の間隔を広くとる必要があり、従ってチップ面積が大き
くなるという問題があった。
１００μｍ程度に薄く研削しても、該基板１の比誘電率
が１０以上あるので、マイクロストリップ８、８間の結
合が起こり易く、このためマイクロストリップ８、８間
の間隔を広くとる必要があり、従ってチップ面積が大き
くなるという問題があった。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、化合物半導体基板の研削が不
要で、かつ該基板にバイアホールの形成が不要であると
ともに、マイクロストリップ８、８間を狭くすることの
できる半導体装置を得ることを目的とするものである。
るためになされたもので、化合物半導体基板の研削が不
要で、かつ該基板にバイアホールの形成が不要であると
ともに、マイクロストリップ８、８間を狭くすることの
できる半導体装置を得ることを目的とするものである。
【０００８】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、保護膜として熱伝導率が良好で低誘電
率の絶縁体を用いるとともに、化合物半導体基板上に形
成した金属配線とパッケージをはんだ付けしたものであ
る。
置の製造方法は、保護膜として熱伝導率が良好で低誘電
率の絶縁体を用いるとともに、化合物半導体基板上に形
成した金属配線とパッケージをはんだ付けしたものであ
る。
【０００９】
【作用】この発明における半導体装置は、保護膜として
熱伝導率のよい絶縁体を有するので、化合物半導体基板
の研削、バイアホールの形成、化合物半導体基板裏面へ
の金属配線の形成などを要することなくＦＥＴで発生し
た熱を効率よくパッケージに逃がすことができる。
熱伝導率のよい絶縁体を有するので、化合物半導体基板
の研削、バイアホールの形成、化合物半導体基板裏面へ
の金属配線の形成などを要することなくＦＥＴで発生し
た熱を効率よくパッケージに逃がすことができる。
【００１０】また、この保護膜は化合物半導体基板と比
べて低誘電率であるため、マイクロストリップ間を狭く
することができ、従ってチップの面積を縮小することが
できる。保護膜としては、熱伝導率がよく、低誘電率の
絶縁体であるダイヤモンドあるいはＡｌＮが適当である
。
べて低誘電率であるため、マイクロストリップ間を狭く
することができ、従ってチップの面積を縮小することが
できる。保護膜としては、熱伝導率がよく、低誘電率の
絶縁体であるダイヤモンドあるいはＡｌＮが適当である
。
【００１１】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１は化合物半導体基板、２は高熱
伝導率の絶縁体、３はオーミック電極、４はゲート電極
、５は金メッキ等で形成した金属配線、６ははんだ、７
はパッケージ、８はマイクロストリップである。
する。図１において、１は化合物半導体基板、２は高熱
伝導率の絶縁体、３はオーミック電極、４はゲート電極
、５は金メッキ等で形成した金属配線、６ははんだ、７
はパッケージ、８はマイクロストリップである。
【００１２】高熱伝導率の絶縁体２は化合物半導体基板
１上のＦＥＴや配線で生じた熱を効率よくＣｕＷなどか
らなるパッケージ７に逃がすものである。この発明で高
熱伝導率の絶縁体として用いるダイヤモンドやＡｌＮと
絶縁性材料であるＳｉＯ２ やＧａＡｓなどの物性を表
１に示した。
１上のＦＥＴや配線で生じた熱を効率よくＣｕＷなどか
らなるパッケージ７に逃がすものである。この発明で高
熱伝導率の絶縁体として用いるダイヤモンドやＡｌＮと
絶縁性材料であるＳｉＯ２ やＧａＡｓなどの物性を表
１に示した。
【００１３】
【表１】
【００１４】この表１から、ダイヤモンドとＡｌＮは熱
伝導率においてＳｉＯ２ やＧａＡｓのそれよりも優れ
ており、比誘電率はＧａＡｓより優れていることがわか
る。またダイヤモンド（Ｉ型）とＡｌＮは絶縁性材料と
してＳｉＯ２ と同じぐらい優れた特性を有している。 このようなダイヤモンドとＡｌＮは、それぞれＥＣＲ−
ＣＶＤ（６００℃）、レーザーＣＶＤ（２０℃）、ＣＶ
Ｄ（２００〜２５０℃）などで製造される。
伝導率においてＳｉＯ２ やＧａＡｓのそれよりも優れ
ており、比誘電率はＧａＡｓより優れていることがわか
る。またダイヤモンド（Ｉ型）とＡｌＮは絶縁性材料と
してＳｉＯ２ と同じぐらい優れた特性を有している。 このようなダイヤモンドとＡｌＮは、それぞれＥＣＲ−
ＣＶＤ（６００℃）、レーザーＣＶＤ（２０℃）、ＣＶ
Ｄ（２００〜２５０℃）などで製造される。
【００１５】次に、この発明の方法においてマイクロス
トリップ間の距離を、従来技術に比べてどのくらい小さ
くできるかについて説明する。
トリップ間の距離を、従来技術に比べてどのくらい小さ
くできるかについて説明する。
【００１６】図２は平行したマイクロストリップ間の結
合度を示す線図である。同図においてＳはマイクロスト
リップ間の距離、ｈは基板厚、Ｌはマイクロストリップ
の長さ、λは波長である。この線図は基板の比誘電率ε
ｒ を変え、λをλ／（εｅｆｆ ）１／２ とするこ
とで見積ることができる。ここで、εｅｆｆ は実効比
誘電率を表わし、このεｅｆｆ は εｅｆｆ ＝（εｒ ＋１）／２＋（ εｒ
−１）／２ ｛［１＋１２ｈ ／ｗ］−１／２＋０．０
４［１−ｗ／ｈ］２ ｝で求められる。なお、式中ｗは
マイクロストリップの幅である。
合度を示す線図である。同図においてＳはマイクロスト
リップ間の距離、ｈは基板厚、Ｌはマイクロストリップ
の長さ、λは波長である。この線図は基板の比誘電率ε
ｒ を変え、λをλ／（εｅｆｆ ）１／２ とするこ
とで見積ることができる。ここで、εｅｆｆ は実効比
誘電率を表わし、このεｅｆｆ は εｅｆｆ ＝（εｒ ＋１）／２＋（ εｒ
−１）／２ ｛［１＋１２ｈ ／ｗ］−１／２＋０．０
４［１−ｗ／ｈ］２ ｝で求められる。なお、式中ｗは
マイクロストリップの幅である。
【００１７】いま、化合物半導体基板１としてＧａＡｓ
を、高熱伝導率の絶縁体２としてダイヤモンドを用い、
基板厚ｈ＝１００μｍ、マイクロストリップの幅ｗ＝７
０μｍと仮定してＧａＡｓおよびダイヤモンドの実効比
誘電率εｅｆｆ を上式により計算すると、ＧａＡｓの
εｅｆｆ は８．４９、ダイヤモンドのεｅｆｆ は、
３．７２となる。従って（εｅｆｆ ）１／２ は、ダ
イヤモンドにすることで６６％に減少することが認めら
れる。
を、高熱伝導率の絶縁体２としてダイヤモンドを用い、
基板厚ｈ＝１００μｍ、マイクロストリップの幅ｗ＝７
０μｍと仮定してＧａＡｓおよびダイヤモンドの実効比
誘電率εｅｆｆ を上式により計算すると、ＧａＡｓの
εｅｆｆ は８．４９、ダイヤモンドのεｅｆｆ は、
３．７２となる。従って（εｅｆｆ ）１／２ は、ダ
イヤモンドにすることで６６％に減少することが認めら
れる。
【００１８】このことから、図２の線図におけるＳ／ｈ
＝３を代表にして考えると、基板をＧａＡｓからダイヤ
モンドにすることで図２中点線で示される結合度に変化
することがわかる。この点線で示す結合度はＳ／ｈ≒２
に対応するので、マイクロストリップ間隔は２／３にす
ることができる。即ち、マイクロストリップの面積は、
４／９にすることができる。以上の見積りは、正確には
ＧａＡｓ基板上あるいはダイヤモンド基板上のマイクロ
ストリップに関するものではあるが、この発明に関する
見積りも同等のものと考えられる。
＝３を代表にして考えると、基板をＧａＡｓからダイヤ
モンドにすることで図２中点線で示される結合度に変化
することがわかる。この点線で示す結合度はＳ／ｈ≒２
に対応するので、マイクロストリップ間隔は２／３にす
ることができる。即ち、マイクロストリップの面積は、
４／９にすることができる。以上の見積りは、正確には
ＧａＡｓ基板上あるいはダイヤモンド基板上のマイクロ
ストリップに関するものではあるが、この発明に関する
見積りも同等のものと考えられる。
【００１９】なお、上記実施例ではダイヤモンドやＡｌ
Ｎなどの高熱伝導率の絶縁体を直接保護膜として用いた
が、ダイヤモンドの場合は、作製方法によっては表１に
示すＩＩｂ型のように低抵抗となる場合があり、絶縁体
としてはふさわしくない。
Ｎなどの高熱伝導率の絶縁体を直接保護膜として用いた
が、ダイヤモンドの場合は、作製方法によっては表１に
示すＩＩｂ型のように低抵抗となる場合があり、絶縁体
としてはふさわしくない。
【００２０】そこで、図３に示すように、ＦＥＴ（オー
ミック電極３、ゲート電極４）およびマイクロストリッ
プ８をＳｉＯ２ などの保護膜９で保護し、高熱伝導部
分だけをダイヤモンドとすることで、上記実施例と同様
の効果が得られるのである。なお、保護膜９としてＳｉ
Ｏ２ の膜厚は５００Åもあれば十分であるため熱伝導
率の小ささは問題ではない。
ミック電極３、ゲート電極４）およびマイクロストリッ
プ８をＳｉＯ２ などの保護膜９で保護し、高熱伝導部
分だけをダイヤモンドとすることで、上記実施例と同様
の効果が得られるのである。なお、保護膜９としてＳｉ
Ｏ２ の膜厚は５００Åもあれば十分であるため熱伝導
率の小ささは問題ではない。
【００２１】
【発明の効果】以上説明したように、この発明によれば
、熱伝導率がよく、低比誘電率の絶縁体であるダイヤモ
ンドあるいはＡｌＮを保護膜として用い、化合物半導体
基板上部に該保護膜を介して形成した金属配線をはんだ
付けによりパッケージと接合した構成としたので、装置
の製造が容易で安価に行えるとともに、チップ面積を小
さくできるという効果がある。
、熱伝導率がよく、低比誘電率の絶縁体であるダイヤモ
ンドあるいはＡｌＮを保護膜として用い、化合物半導体
基板上部に該保護膜を介して形成した金属配線をはんだ
付けによりパッケージと接合した構成としたので、装置
の製造が容易で安価に行えるとともに、チップ面積を小
さくできるという効果がある。
【図１】この発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】平行したマイクロストリップ間の結合度を示す
線図である。
線図である。
【図３】この発明の半導体装置の他の実施例を示す断面
図である。
図である。
【図４】従来構造の半導体装置を示す断面図である。
１ 化合物半導体基板
２ 絶縁体
３ オーミック電極
４ ゲート電極
５ 金属配線
６ はんだ
７ パッケージ
８ マイクロストリップ
Claims (2)
- 【請求項１】 化合物半導体基板上にオーミック電極
、ゲート電極、マイクロストリップを有するモノリシッ
クマイクロ波集積回路において、オーミック電極、ゲー
ド電極、マイクロストリップを有する側の基板上に、熱
伝導率の良好な低誘電率の絶縁体からなる保護膜を設け
、さらにその上に金属配線を形成したのち、前記保護膜
にあけたスルーホールにて金属配線をオーミック電極と
接続するとともに、金属配線とパッケージとをはんだ付
けしたことを特徴とする半導体装置の製造方法。 - 【請求項２】 熱伝導率の良好な低誘電率の絶縁体と
してダイヤモンドまたは窒化アルミニウムを用いること
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11512691A JP2720628B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11512691A JP2720628B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343232A true JPH04343232A (ja) | 1992-11-30 |
| JP2720628B2 JP2720628B2 (ja) | 1998-03-04 |
Family
ID=14654916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11512691A Expired - Fee Related JP2720628B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2720628B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335863B1 (en) | 1998-01-16 | 2002-01-01 | Sumitomo Electric Industries, Ltd. | Package for semiconductors, and semiconductor module that employs the package |
| JP2007142144A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ集積回路及びその製造方法 |
| JP2007157829A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1991
- 1991-05-21 JP JP11512691A patent/JP2720628B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335863B1 (en) | 1998-01-16 | 2002-01-01 | Sumitomo Electric Industries, Ltd. | Package for semiconductors, and semiconductor module that employs the package |
| JP2007142144A (ja) * | 2005-11-18 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ集積回路及びその製造方法 |
| JP2007157829A (ja) * | 2005-12-01 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2720628B2 (ja) | 1998-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |