JPH0464239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0464239A JPH0464239A JP2178154A JP17815490A JPH0464239A JP H0464239 A JPH0464239 A JP H0464239A JP 2178154 A JP2178154 A JP 2178154A JP 17815490 A JP17815490 A JP 17815490A JP H0464239 A JPH0464239 A JP H0464239A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
ＬＤＤ構造を有するゲート構造で、ソース・ドレイン等
の不純物拡散領域を無欠陥な状態で形成するようにでき
る半導体装置の製造方法に関するものである。
ＬＤＤ構造を有するゲート構造で、ソース・ドレイン等
の不純物拡散領域を無欠陥な状態で形成するようにでき
る半導体装置の製造方法に関するものである。
（ロ）従来の技術
従来、ＬＤＤ構造を有するゲート構造では、第２図に示
すようなＭＯ９型メセメモリセル造方法が提案されてい
る。
すようなＭＯ９型メセメモリセル造方法が提案されてい
る。
すなわち、第２図（＋Ｌ）に示すように、Ｓ＋基板ｌ上
に、ゲート酸化膜２を介してゲート電極３を形成し、サ
イドウオール材料を堆積した後、ＲＩＥにてエツチング
を行い、サイドウオール４を形成する。
に、ゲート酸化膜２を介してゲート電極３を形成し、サ
イドウオール材料を堆積した後、ＲＩＥにてエツチング
を行い、サイドウオール４を形成する。
その後、全面に不純物となるイオン５の注入を行い、外
方拡散抑制のためＮＳＧ膜６を堆積後、不純物の拡散の
ため、例えば８００℃程度の中温熱処理を１時間行い不
純物拡散層１ａを形成するし第２図（ｂ）参照コ。
方拡散抑制のためＮＳＧ膜６を堆積後、不純物の拡散の
ため、例えば８００℃程度の中温熱処理を１時間行い不
純物拡散層１ａを形成するし第２図（ｂ）参照コ。
その後、層間段差を小さくできるように、全面にＥＰＳ
Ｇ膜８を堆積し、形状をよくするため、例えば９５０°
Ｃ程度の高温熱処理を３０分間行い、表面を平担化する
［第２図（ｃ）参照］。
Ｇ膜８を堆積し、形状をよくするため、例えば９５０°
Ｃ程度の高温熱処理を３０分間行い、表面を平担化する
［第２図（ｃ）参照］。
その後、コンタクトホールを設けてメタル配線をおこな
い素子を作成する。
い素子を作成する。
（ハ）発明が解決しようとする課題
しかし、上記中温の熱処理をおこなって不純物拡散領域
１ａを形成した際、その拡散領域に結晶欠陥が発生し、
電気的リークの原因となり歩留まりが低下するおそれが
ある。
１ａを形成した際、その拡散領域に結晶欠陥が発生し、
電気的リークの原因となり歩留まりが低下するおそれが
ある。
（ニ）課題を解決するための手段及び作用この発明は、
（ｉ）ゲート電極にサイドウオールが形成されてなる複
数のゲート部を有する半導体基板上に、全面に、ゲート
部をマスクにして不純物のイオン注入をおこなった後第
１絶縁膜を積層し、（ｉｉ ）第１の熱処理を付して注
入された上記不純物の拡散をおこなって不純物拡散領域
を形成し、（山）上記第１絶縁膜を実質的にゲート部間
の上記不純物拡散領域を含むコンタクト形成領域のみ除
去し、、（ｉｖ）第２の熱処理を付して、上記不純物拡
散領域の欠陥を緩和し、（ｖ）再度、コンタクト形成領
域を含む半導体基板上に、全面に、第■絶縁膜と同一の
第２絶縁膜を積層し、（ｖｌ）さらに、全面に第３絶縁
膜を積層した後、第３の熱処理を付して表面を平担化す
ることを特徴とする半導体装置の製造方法である。
（ｉ）ゲート電極にサイドウオールが形成されてなる複
数のゲート部を有する半導体基板上に、全面に、ゲート
部をマスクにして不純物のイオン注入をおこなった後第
１絶縁膜を積層し、（ｉｉ ）第１の熱処理を付して注
入された上記不純物の拡散をおこなって不純物拡散領域
を形成し、（山）上記第１絶縁膜を実質的にゲート部間
の上記不純物拡散領域を含むコンタクト形成領域のみ除
去し、、（ｉｖ）第２の熱処理を付して、上記不純物拡
散領域の欠陥を緩和し、（ｖ）再度、コンタクト形成領
域を含む半導体基板上に、全面に、第■絶縁膜と同一の
第２絶縁膜を積層し、（ｖｌ）さらに、全面に第３絶縁
膜を積層した後、第３の熱処理を付して表面を平担化す
ることを特徴とする半導体装置の製造方法である。
すなわち、この発明は、イオン注入後、外方拡散抑制の
ためＮＳＣ膜などの第１絶縁膜を堆積後、不純物拡散の
ため中温熱処理（第１の熱処理）を行った後、−度、第
１絶縁膜をＲＩＥにて除去した後、高温熱処理（第２の
熱処理）を行い（すなわち、第１絶縁膜のないストレス
フリーな状態で熱処理を行う）、その後、再び、第１絶
練膜と同一材料の第２絶縁膜およびＢＰＳＧ膜などの第
３絶縁膜を堆積し、形状を良くするための高温熱処理（
第３の熱処理）をおこなうようにしたので、欠陥のない
接合層を形成できる。
ためＮＳＣ膜などの第１絶縁膜を堆積後、不純物拡散の
ため中温熱処理（第１の熱処理）を行った後、−度、第
１絶縁膜をＲＩＥにて除去した後、高温熱処理（第２の
熱処理）を行い（すなわち、第１絶縁膜のないストレス
フリーな状態で熱処理を行う）、その後、再び、第１絶
練膜と同一材料の第２絶縁膜およびＢＰＳＧ膜などの第
３絶縁膜を堆積し、形状を良くするための高温熱処理（
第３の熱処理）をおこなうようにしたので、欠陥のない
接合層を形成できる。
この発明においては、打込まれたイオン種の外方拡散を
抑制するため、必ずＮＳＣ膜などの第１絶縁膜を堆積す
る必要がある。この時の中温熱処理（第１の熱処理）で
欠陥はイオン注入の飛程距離（Ｒρ）付近とアモルファ
ス／Ｓｉ界面の２列に発生する。この後、高温熱処理（
第２の熱処理）が入ると、接合層上に第１絶縁層が堆積
されているとストレスがかかり、欠陥が融解されない。
抑制するため、必ずＮＳＣ膜などの第１絶縁膜を堆積す
る必要がある。この時の中温熱処理（第１の熱処理）で
欠陥はイオン注入の飛程距離（Ｒρ）付近とアモルファ
ス／Ｓｉ界面の２列に発生する。この後、高温熱処理（
第２の熱処理）が入ると、接合層上に第１絶縁層が堆積
されているとストレスがかかり、欠陥が融解されない。
ゆえに、−度第１絶縁膜を除去した状態で高温熱処理（
第２の熱処理）をすると、ストレスがかからない状況で
欠陥を減少でき、リーク電流の低下がみられ、歩留まり
を向上できる。
第２の熱処理）をすると、ストレスがかからない状況で
欠陥を減少でき、リーク電流の低下がみられ、歩留まり
を向上できる。
（ホ）実施例
以下、図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
まず、第１図（ａ）に示すように、ゲート電極１３にサ
イドウオール１４が形成されてなる複数のゲート部１０
を有するＳｔ基板１１上に全面に、ゲート部１０をマス
クにして不純物（例えば、Ａｓ、ＢＦ＊）のイオン注入
をおこなった後、例えば、ＮＳＣ膜（第１絶縁膜）１６
を積層し、さらに、８００℃程度の中温熱処理（第１の
熱処理）を１時間付し、不純物拡散層１１ａを形成し、
次に、第１図（ｂ）に示すように、ＮＳＣ膜１６をゲー
ト部間の不純物拡散層１１ａを含むコンタクト形成領域
Ｓのみ除去し、さらに、９５０℃程度の高温熱処理（第
２の熱処理）を３０分付す。
イドウオール１４が形成されてなる複数のゲート部１０
を有するＳｔ基板１１上に全面に、ゲート部１０をマス
クにして不純物（例えば、Ａｓ、ＢＦ＊）のイオン注入
をおこなった後、例えば、ＮＳＣ膜（第１絶縁膜）１６
を積層し、さらに、８００℃程度の中温熱処理（第１の
熱処理）を１時間付し、不純物拡散層１１ａを形成し、
次に、第１図（ｂ）に示すように、ＮＳＣ膜１６をゲー
ト部間の不純物拡散層１１ａを含むコンタクト形成領域
Ｓのみ除去し、さらに、９５０℃程度の高温熱処理（第
２の熱処理）を３０分付す。
このように、ＮＳＧ膜１６を除去してストレスフリーな
状態で高温熱処理をおこなうと、不純物拡散層１１＋Ｌ
の欠陥を緩和できる。
状態で高温熱処理をおこなうと、不純物拡散層１１＋Ｌ
の欠陥を緩和できる。
次に、再度、コンタクト形成領域Ｓを含むＳｉ基板上に
、全面に、ＮＳＣ膜（第２絶縁膜）１７を積層し、さら
に、全面に、平坦化用のＢＰＳＧＨ（第３絶縁膜）１８
を積層した後、９５０℃程度の高温熱処理（第３の熱処
理）を３０分間行して表面を平坦化する［第１図（ｃ）
参照］。
、全面に、ＮＳＣ膜（第２絶縁膜）１７を積層し、さら
に、全面に、平坦化用のＢＰＳＧＨ（第３絶縁膜）１８
を積層した後、９５０℃程度の高温熱処理（第３の熱処
理）を３０分間行して表面を平坦化する［第１図（ｃ）
参照］。
その後、コンタクトホールを開口し、メタル配線を形成
してＭＯ５型メモリセルを作成する。
してＭＯ５型メモリセルを作成する。
このように本実施例では、ＬＤＤ構造を有する接合層で
外方拡散抑制の１こめのＮ Ｓ ＧをＲｒＥでエツチン
グし、ストレスフリーな状態で高温熱処理し無欠陥な拡
散領域１１ａを形成できる。
外方拡散抑制の１こめのＮ Ｓ ＧをＲｒＥでエツチン
グし、ストレスフリーな状態で高温熱処理し無欠陥な拡
散領域１１ａを形成できる。
（へ）発明の効果
以上のようにこの発明によれば、ＭＯ３型メモリセルに
おいて、ＬＤＤ構造を有するゲート電極で、ソース・ド
レイン領域を形成する場合、注入領域に不純物外方拡散
抑制のため第１絶縁膜を堆積後、中温熱処理を行い第１
絶縁膜を一度除去してから、ストレスフリーな状態で注
入領域の高温熱処理を行うようにしたので、無欠陥な注
入層を形成でき、リーク電流を低下して歩留まりを向上
できる効果がある。
おいて、ＬＤＤ構造を有するゲート電極で、ソース・ド
レイン領域を形成する場合、注入領域に不純物外方拡散
抑制のため第１絶縁膜を堆積後、中温熱処理を行い第１
絶縁膜を一度除去してから、ストレスフリーな状態で注
入領域の高温熱処理を行うようにしたので、無欠陥な注
入層を形成でき、リーク電流を低下して歩留まりを向上
できる効果がある。
第１図はこの発明の一実施例を説明するための製造工程
説明図、第２図は従来例を説明するための製造工程説明
図である。 工３ ・・・・・ゲート１ｉ極、 １４・・・・・・サイドウオール、 １６・・・・・・ＮＳＣ膜（第１絶縁膜）、１７・・・
・・・ＮＳＣ膜（第２絶縁膜）、１８・・・・・・ＢＰ
ＳＧ膜（第３絶縁膜）。 ｌＯ・・・・・・ゲート部、１１・・・・・・Ｓｉ基板
、１１λ・・・・不純物拡散領域、 第１図 第２図 （ｂ） （ｂ） （ｃ） （Ｃ）
説明図、第２図は従来例を説明するための製造工程説明
図である。 工３ ・・・・・ゲート１ｉ極、 １４・・・・・・サイドウオール、 １６・・・・・・ＮＳＣ膜（第１絶縁膜）、１７・・・
・・・ＮＳＣ膜（第２絶縁膜）、１８・・・・・・ＢＰ
ＳＧ膜（第３絶縁膜）。 ｌＯ・・・・・・ゲート部、１１・・・・・・Ｓｉ基板
、１１λ・・・・不純物拡散領域、 第１図 第２図 （ｂ） （ｂ） （ｃ） （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、（ｉ）ゲート電極にサイドウォールが形成されてな
る複数のゲート部を有する半導体基板上に、全面に、ゲ
ート部をマスクにして不純物のイオン注入をおこなった
後第１絶縁膜を積層し、（ｉｉ）第１の熱処理を付して
注入された上記不純物の拡散をおこなって不純物拡散領
域を形成し、（ｉｉｉ）上記第１絶縁膜を実質的にゲー
ト部間の上記不純物拡散領域を含むコンタクト形成領域
のみ除去し、 （ｉｖ）第２の熱処理を付して、上記不純物拡散領域の
欠陥を緩和し、 （ｖ）再度、コンタクト形成領域を含む半導体基板上に
、全面に、第１絶縁膜と同一の第２絶縁膜を積層し、 （ｖｉ）さらに、全面に第３絶縁膜を積層した後、第３
の熱処理を付して表面を平担化することを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178154A JP2584887B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
| US07/723,217 US5217912A (en) | 1990-07-03 | 1991-06-28 | Method for manufacturing a semiconductor device |
| US08/015,430 US5322810A (en) | 1990-07-03 | 1993-02-09 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178154A JP2584887B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464239A true JPH0464239A (ja) | 1992-02-28 |
| JP2584887B2 JP2584887B2 (ja) | 1997-02-26 |
Family
ID=16043580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178154A Expired - Fee Related JP2584887B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584887B2 (ja) |
-
1990
- 1990-07-03 JP JP2178154A patent/JP2584887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2584887B2 (ja) | 1997-02-26 |
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