JPS587876A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPS587876A JPS587876A JP10587981A JP10587981A JPS587876A JP S587876 A JPS587876 A JP S587876A JP 10587981 A JP10587981 A JP 10587981A JP 10587981 A JP10587981 A JP 10587981A JP S587876 A JPS587876 A JP S587876A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- film
- silicon film
- effect transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 230000008878 coupling Effects 0.000 claims abstract description 4
- 238000010168 coupling process Methods 0.000 claims abstract description 4
- 238000005859 coupling reaction Methods 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 4
- VXAUWWUXCIMFIM-UHFFFAOYSA-M aluminum;oxygen(2-);hydroxide Chemical compound [OH-].[O-2].[Al+3] VXAUWWUXCIMFIM-UHFFFAOYSA-M 0.000 claims 1
- 230000005685 electric field effect Effects 0.000 claims 1
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000035807 sensation Effects 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は浮遊ゲートを有する不揮発性メモリに好適な
絶縁ゲート製電界効果トランジスタに関する。
絶縁ゲート製電界効果トランジスタに関する。
浮遊ゲートを有する絶縁ゲート型電界効果トランジスタ
は、不揮＠性メモリの動作電圧の低電圧化および電荷注
入効率の向上を実現するため、浮遊ゲートと半導体表面
との間の絶縁膜の膜厚を減少させる必要がある。従来、
この絶縁膜にはシリコンの熱酸化膜である二酸化硅素膜
が用いられるが、欠陥密度の急激な上昇のため少くとも
６００Ａの膜厚が実用上必要とされている。
は、不揮＠性メモリの動作電圧の低電圧化および電荷注
入効率の向上を実現するため、浮遊ゲートと半導体表面
との間の絶縁膜の膜厚を減少させる必要がある。従来、
この絶縁膜にはシリコンの熱酸化膜である二酸化硅素膜
が用いられるが、欠陥密度の急激な上昇のため少くとも
６００Ａの膜厚が実用上必要とされている。
この発明の目的は、動作電圧が低く、電荷注入効率が高
く且つ生産性の安定した不揮発性メモリ用電界効果トラ
ンジスタとその＃Ｉ造方法を提供することにある。
く且つ生産性の安定した不揮発性メモリ用電界効果トラ
ンジスタとその＃Ｉ造方法を提供することにある。
この発明の電界効果トランジスタは、絶縁ゲー−ト型電
界効果トランジスタのゲート電極と半導体表面との間に
介在する絶縁膜中に％外部回路との導電結合のない浮遊
ゲートを設けたトランクス−において、ＳｔＩ記浮遊ゲ
ート色ゲート導体表面との間の絶縁族が２０〜４００λ
の熱酸化による二酸化硅素膜と％５０〜５ｏＯム の窒
化はａｍとの積層構造を成し、該積層の後に熱醸化処ｊ
！１ｔｊｌｉｉして窒化硅素膜に含まれるピンホール欠
陥を辱い二酸化硅素膜で充填する。窒化硅素膜の誘電率
は二酸化硅素膜の誘電率に比して約２倍でおるため、積
層による膜厚に比してゲート電界を有効に高めることが
でき、動作電圧の低下、電荷注入効率の向上を達観でき
る。又、二酸化硅素膜の最少膜厚は半導体表面に直Ｉ！
窒化硅素膜が被着して電萄注大の不安定性を生じないた
めに２０λ 根度必賛でｈ夛、上限は動作電圧がドレイ
ン接合耐圧以下となゐように４００大８１度に制限され
る。又、窒化硅素膜はピンホール欠陥ｖ！！度が増大し
て以降の熱感履で熱酸化膜の充Ｊ１４面積が増大し、実
効容量Ｏ低下を抑えるために５０λ迄の下限を有し、上
限は寄生のＭＮＯ８＃１造に伴う積層膜界面の傭獲現象
會防止するために５００ＡＩ！度となる。
界効果トランジスタのゲート電極と半導体表面との間に
介在する絶縁膜中に％外部回路との導電結合のない浮遊
ゲートを設けたトランクス−において、ＳｔＩ記浮遊ゲ
ート色ゲート導体表面との間の絶縁族が２０〜４００λ
の熱酸化による二酸化硅素膜と％５０〜５ｏＯム の窒
化はａｍとの積層構造を成し、該積層の後に熱醸化処ｊ
！１ｔｊｌｉｉして窒化硅素膜に含まれるピンホール欠
陥を辱い二酸化硅素膜で充填する。窒化硅素膜の誘電率
は二酸化硅素膜の誘電率に比して約２倍でおるため、積
層による膜厚に比してゲート電界を有効に高めることが
でき、動作電圧の低下、電荷注入効率の向上を達観でき
る。又、二酸化硅素膜の最少膜厚は半導体表面に直Ｉ！
窒化硅素膜が被着して電萄注大の不安定性を生じないた
めに２０λ 根度必賛でｈ夛、上限は動作電圧がドレイ
ン接合耐圧以下となゐように４００大８１度に制限され
る。又、窒化硅素膜はピンホール欠陥ｖ！！度が増大し
て以降の熱感履で熱酸化膜の充Ｊ１４面積が増大し、実
効容量Ｏ低下を抑えるために５０λ迄の下限を有し、上
限は寄生のＭＮＯ８＃１造に伴う積層膜界面の傭獲現象
會防止するために５００ＡＩ！度となる。
以下、本発明の好ましい実施例につき、縞１図〜第６因
を参照して説明する。
を参照して説明する。
即ち、この実施例は第１図に示す如く、通常の蓋化硅索
ｉ１［１を用いる選択酸化法により、比億仇１０Ω−１
のシリコン単結晶基体２の不活性領域表面に１４ｍ８度
の二酸化硅素膜３を形成する。
ｉ１［１を用いる選択酸化法により、比億仇１０Ω−１
のシリコン単結晶基体２の不活性領域表面に１４ｍ８度
の二酸化硅素膜３を形成する。
この二酸化硅素膜３の直下の基体表面には寄生トランジ
スタ効果を防ぐためボロン表面濃［５ＸＩＯ”ａｔ−”
−１Ｘ １Ｇ” ｍｓ” ＯＰ 型１ｋ 域４ ｍ Ｂ
ｆｆ ラｉ’Ｌ ｂ ｍ 活性領域表面には以降の工
程で形成されるドレインソース領域から離れ、且つ導電
チャンネルの一部と接触するボロン表面濃＊ １ｏＩＶ
〜ｌＯ″１１のＶ型領域５が設けられる。次に第２図の
如く、選択酸化に用いた窒化硅素膜を除去し、活性領域
のシリコン基体表面を露出する。纂３図はさらに熱酸化
処理を施し、基体表面に１５０λＯ二叡化硅素Ｍ６を成
長し、さらに！５０ムの窒化硅素ａｔ気相成長せしめた
ものである。この窒化硅素膜７ｒｔ気相成長＊Ｋ ９０
０℃〜１２００℃の酸化雰囲気で処理され、ピンホール
部に１０００λ根度の熱酸化膜を充填する。又、ｉＷ１
時に、窒化硅素膜７の上面にも１００Ａ ｌ１ｍ１の二
酸化硅素膜が薄く成長する。
スタ効果を防ぐためボロン表面濃［５ＸＩＯ”ａｔ−”
−１Ｘ １Ｇ” ｍｓ” ＯＰ 型１ｋ 域４ ｍ Ｂ
ｆｆ ラｉ’Ｌ ｂ ｍ 活性領域表面には以降の工
程で形成されるドレインソース領域から離れ、且つ導電
チャンネルの一部と接触するボロン表面濃＊ １ｏＩＶ
〜ｌＯ″１１のＶ型領域５が設けられる。次に第２図の
如く、選択酸化に用いた窒化硅素膜を除去し、活性領域
のシリコン基体表面を露出する。纂３図はさらに熱酸化
処理を施し、基体表面に１５０λＯ二叡化硅素Ｍ６を成
長し、さらに！５０ムの窒化硅素ａｔ気相成長せしめた
ものである。この窒化硅素膜７ｒｔ気相成長＊Ｋ ９０
０℃〜１２００℃の酸化雰囲気で処理され、ピンホール
部に１０００λ根度の熱酸化膜を充填する。又、ｉＷ１
時に、窒化硅素膜７の上面にも１００Ａ ｌ１ｍ１の二
酸化硅素膜が薄く成長する。
罠に第４図Ｆｉ試料表面に多結晶シリコンを気相成長し
、これを選択−刻して浮遊ゲート８を形成し、これをマ
スクとして活性領域にドレイン、ソースとして動作する
Ｎｌｌ領域９．１０ｔ−形成する。
、これを選択−刻して浮遊ゲート８を形成し、これをマ
スクとして活性領域にドレイン、ソースとして動作する
Ｎｌｌ領域９．１０ｔ−形成する。
浮遊ゲート８の選択−刻工程にて窒化硅素膜７は浮遊ゲ
ート直下のみに残ハ他の試料表面から除去される。しか
るのち再び試料を熱酸化処理し、浮遊ゲート８を１００
０〜５０００″にの二酸化硅素膜１１で杷緻被援する。
ート直下のみに残ハ他の試料表面から除去される。しか
るのち再び試料を熱酸化処理し、浮遊ゲート８を１００
０〜５０００″にの二酸化硅素膜１１で杷緻被援する。
会費に応じて浮遊ゲート８の形成前にゲート−値制御の
ためのチャネルドープ領域１２が活性領域全面にイオン
注入形成されることがある。この時のチャネルドープ領
域のボロン表面１１には高々２Ｘ１０ ｅｌｍ：＆で
ある。
ためのチャネルドープ領域１２が活性領域全面にイオン
注入形成されることがある。この時のチャネルドープ領
域のボロン表面１１には高々２Ｘ１０ ｅｌｍ：＆で
ある。
第５図および第６図はこの実施例の最終工程におけるａ
ｌ１面図および平面図であり、纂４図迄の工場以降の一
孔工程および電極形成工程を経て、浮遊ゲート８と容量
結合する制御ゲート電極Ｇ１ ドレインツース。基体に
それぞれ導電結合する電極り、Ｓ、ＳＢを設けである。
ｌ１面図および平面図であり、纂４図迄の工場以降の一
孔工程および電極形成工程を経て、浮遊ゲート８と容量
結合する制御ゲート電極Ｇ１ ドレインツース。基体に
それぞれ導電結合する電極り、Ｓ、ＳＢを設けである。
上述の一実施例によれば、浮遊ゲートと基体との間には
、二酸化硅素膜０Ｇ価的膜厚が３８０λ程度の欠陥のな
い絶縁膜が介在する電界効果トランジスタが得られる。
、二酸化硅素膜０Ｇ価的膜厚が３８０λ程度の欠陥のな
い絶縁膜が介在する電界効果トランジスタが得られる。
このトランジスタはＪＩＩ６図に示すように、導電チャ
ンネルの一部にＰＭ領領域有ハこれが導電チャンネル（
Ｎ型反転層）との接合降服で注入電荷を発生する。浮遊
ゲートの基体に対する結合容量が従来に比して１．５〜
３倍程度増大しているため、電荷注入効率が高く且つ駆
動電圧を低下することができる。
ンネルの一部にＰＭ領領域有ハこれが導電チャンネル（
Ｎ型反転層）との接合降服で注入電荷を発生する。浮遊
ゲートの基体に対する結合容量が従来に比して１．５〜
３倍程度増大しているため、電荷注入効率が高く且つ駆
動電圧を低下することができる。
【図面の簡単な説明】
第１図ないし第５図及び第６図はこの発明の一実施例を
説明するための断面図及び平面図である。 図中、Ｇ−ゲート電極、２・−半導体基体、６゜１１−
・・二酸化硅素膜％７・・・窒化硅素ｗ１，８−浮遊ゲ
ート。
説明するための断面図及び平面図である。 図中、Ｇ−ゲート電極、２・−半導体基体、６゜１１−
・・二酸化硅素膜％７・・・窒化硅素ｗ１，８−浮遊ゲ
ート。
Claims (1)
- 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタのゲート電極と
半導体表面との間に介在する絶縁膜中に外ｇ回路との導
電結合のな一浮遊ゲートを設けたトランジスタにおいて
、ｍ記浮遊ゲートと前記半導体表面との閏の絶縁膜が２
０〜ｎｏｏｉの二酸化硅素膜と５０〜５００λ の電化
硅素膜との検層構造を含むことを特徴とする電界効果ト
ランジスタ。 ２絶縁ゲート蓋電界効果トランジスタのゲート電極と半
導体表面との間に介在する絶縁膜中に外部回路との導電
結合のない浮遊ゲート管設けるトランジスタの製法にお
いて、前記半導体表面に熱酸化ｌ＆理を施して２０〜４
００ム の二酸化ａ素膜ｔ−成長し、該二酸化硅素膜上
に５０〜５ｏｏλの窒化硅素ＩＩｔ−被着し、向後前記
雪化硅素ｍｔ熱熱酸化四囲中導入することを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10587981A JPS587876A (ja) | 1981-07-07 | 1981-07-07 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10587981A JPS587876A (ja) | 1981-07-07 | 1981-07-07 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587876A true JPS587876A (ja) | 1983-01-17 |
Family
ID=14419212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10587981A Pending JPS587876A (ja) | 1981-07-07 | 1981-07-07 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170107916A (ko) | 2016-03-16 | 2017-09-26 | 스미또모 가가꾸 가부시키가이샤 | 세퍼레이터 권회체 및 세퍼레이터 권회체의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213782A (en) * | 1975-07-23 | 1977-02-02 | Hitachi Ltd | Semiconductor non-vol atile memory unit |
| JPS52144981A (en) * | 1976-03-26 | 1977-12-02 | Hughes Aircraft Co | Method of producing electrically erasable nonnvolatile semiconductor memory |
| JPS5522885A (en) * | 1978-08-30 | 1980-02-18 | Tdk Corp | Insulation gate type field effect semiconductor device |
-
1981
- 1981-07-07 JP JP10587981A patent/JPS587876A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5213782A (en) * | 1975-07-23 | 1977-02-02 | Hitachi Ltd | Semiconductor non-vol atile memory unit |
| JPS52144981A (en) * | 1976-03-26 | 1977-12-02 | Hughes Aircraft Co | Method of producing electrically erasable nonnvolatile semiconductor memory |
| JPS5522885A (en) * | 1978-08-30 | 1980-02-18 | Tdk Corp | Insulation gate type field effect semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170107916A (ko) | 2016-03-16 | 2017-09-26 | 스미또모 가가꾸 가부시키가이샤 | 세퍼레이터 권회체 및 세퍼레이터 권회체의 제조 방법 |
| KR20180094504A (ko) | 2016-03-16 | 2018-08-23 | 스미또모 가가꾸 가부시키가이샤 | 세퍼레이터 권회체 및 세퍼레이터 권회체의 제조 방법 |
| KR20190125250A (ko) | 2016-03-16 | 2019-11-06 | 스미또모 가가꾸 가부시키가이샤 | 세퍼레이터 권회체 및 세퍼레이터 권회체의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
| JPH0465548B2 (ja) | ||
| JPH06350090A (ja) | 半導体装置の製造方法 | |
| JPH0451071B2 (ja) | ||
| JPH07249770A (ja) | 半導体装置及びその製造方法 | |
| US6521942B2 (en) | Electrically programmable memory cell | |
| JPS587876A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH1154746A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JPH04316333A (ja) | 薄膜トランジスタの製造方法 | |
| JPS59977B2 (ja) | 絶縁ゲ−ト型集積回路 | |
| JPH0298939A (ja) | 半導体装置の製造方法 | |
| JPH05267665A (ja) | 薄膜トランジスタ | |
| JPS63227059A (ja) | 半導体装置およびその製造方法 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 | |
| JPS6238869B2 (ja) | ||
| JPS6129144B2 (ja) | ||
| JPH05291294A (ja) | 薄膜トランジスタの製造方法 | |
| JP2750724B2 (ja) | 半導体装置の製造方法 | |
| JPS63307775A (ja) | キャパシタおよびその製造方法 | |
| JPH05182985A (ja) | ボトムゲート型半導体装置の製法 | |
| JPH0298940A (ja) | 半導体装置の製造方法 | |
| JPS58212166A (ja) | 半導体装置の製造方法 | |
| KR980012239A (ko) | 반도체장치의 소자격리구조 및 그 제조방법 | |
| JPH05343635A (ja) | 半導体装置の製造方法 | |
| JPS6158986B2 (ja) |