KR930005230B1 - Mosfet 제조방법 - Google Patents

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Abstract

내용 없음.

Description

MOSFET 제조방법
제1도는 종래 기술에 의해 MOSFET를 형성한 상태의 단면도.
제2도는 본 발명에 의해 MOSFET를 형성한 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 4A 및 4B : 게이트 전극
5 : LDD영역(Lightly Doped Drain) 6 : 스페이서 산화막
7A 및 7B : 소오스 및 드레인 8 : 산화막
본 발명은 고집적 반도체 소자의 MOSFET 제조방법에 관한 것으로, 특히 MOSFET의 소오스 및 드레인 형성시 식각공정으로 스페이서 산화막을 제거하는 MOSFET 제조방법에 관한 것이다.
일반적으로 MOSFET를 반도체 기판에 형성하는 제조단계는 제1도에 도시한 바와같이 실리콘 기판(1) 상부에 필드산화막(2) 및 게이트 산화막(3)을 형성하고, 상기게이트 산화막(3) 및 필드산화막(2) 상부에 게이트 전극(4A 및 4B)을 형성하고, 이온주입 공정으로 실리콘 기판(1)에 LDD영역(5)을 형성한 다음, 게이트 전극(4A 및 4B)(또는 이동게이트) 측벽에 스페이서 산화막(6)을 형성하고 이온주입 공정으로 소오스 및 드레인(7A 및 7B)을 실리콘 기판(1)에 형성하고, 상기 소오스 및 드레인(7A 및 7B)을 포함하는 전영역 상부에 산화막(8)을 형성하는 단계로 이루어진다.
상기 LDD영역, 소오스 및 드레인을 형성하기 위해 실시하는 이온주입 공정은 실리콘 기판 상부의 노출된 게이트 산화막을 통하여 P형 또는 n형 이온이 실리콘 기판에 주입되는데 이때 실리콘 기판의 표면은 격자결함이 발생되는데 이격자결함을 회복시키기 위해 이온주입 공정후에는 반드시 열처리 공정을 실시하게 된다.
그러나 종래 기술은 게이트 전극 측면에 스페이서 산화막이 존재함으로서 소오스 및 드레인 형성시 실시하는 열처리 공정에서 실리콘 기판이 스트레스를 받아서 이온주입시 발생된 결함이 증대됨으로 인하여 메모리 소자로 동작시킬때 실리콘 기판과 드레인 집합에서 리키지(Leekage)가 발생되어 메모리셀의 에라(Error)를 유발시킨다.
따라서 본 발명은 종래 기술에서 발생되는 문제점을 해결하기 위하여 소오스 및 드레인 형성시, RF 용액에서 스페이서 산화막을 제거하는 MOSFET 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 실리콘 기판의 소정부분에 필드산화막 및 게이트 산화막을 형성하고, 상기 필드산화막 및 게이트 산화막 상부에 각각의 게이트 전극을 형성하는 단계와, 노출된 게이트 산화막 하부의 실리콘 기판에 불순물을 이온주입시켜 LDD영역을 형성하고, 게이트 전극 측벽에 스페이서 산화막을 형성하는 단계와, 노출된 게이트 산화막 하부의 실리콘 기판에 불순물을 이온주입시켜 소오스 및 드레인을 형성하고 전체 영역 상부에 산화막을 형성하는 단계로 이루어지는 MOSFET 제조방법에 있어서, 상기 전체영역 상부에 산화막을 형성하는 단계에서, 소오스 및 드레인을 형성한 다음, 50 : 1의 HF용액에서 상기 게이트 산화막 및 스페이서 산화막을 제거하고 열처리 공정을 실시한 다음, 소오스 드레인을 포함하는 전체영역 상부에 산화막을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래 기술에 의해 MOSFET를 형성한 단면도로서 상기에서 이미 언급한 바 있으므로 중복설명은 피하기로 한다.
제2도는 본 발명에 의해 MOSFET를 형성한 단면도로서, 제1도의 MOSFET와 다른점은 게이트 전극(4A 및 4B) 측면에 스페이서 산화막(제1도의 6)이 제거된 것이다. 그 제조방법은 실리콘 기판(1) 상부에 필드산화막(2), 게이트 산화막(3), 게이트 전극(4A 및 4B)을 형성하고, 실리콘 기판(1)에 LDD영역(5)을 형성하고, 게이트 전극(4A 및 4B) 측벽에 스페이서 산화막(6), 실리콘 기판(1)에 소오스 및 드레인(7A 및 7B)을 각각 순차적으로 공지의 기술을 사용하여 형성한 다음, 노출된 게이트 산화막(3) 및 스페이서 산화막(제1도의 6)을 50 : 1의 HF용액에 약 450초 동안 넣어서 노출된 게이트 산화막(3) 및 스페이서 산화막(제1도의 6)을 식각하고 열처리한 다음 상기 소오스 및 드레인(7A 및 7B)을 포함하는 전체구조 상부에 산화막(8)을 형성한 상태의 단면도이다. 여기에서 주지해야 하는 것은 상기 공정으로 노출된 게이트 산화막(3) 및 스페이서 산화막(제1도의 6)을 식각하기후에 H2SO4: H2O2를 사용하여 피라나세척(Piranha cleaning) 공정을 실시할 수도 있다.
이후 공정으로 MOSFET 소오스 및 드레인에 소정의 도전층을 콘택하여 SRAM 셀 또는 DRAM 셀의 메모리 소자를 형성하면 된다.
본 발명에 의하면, 소오스 및 드레인 형성후 스페이서 산화막을 제거하고 열처리 공정을 수행함으로 인하여 실리콘 기판 표면에 스페이서 산화막 표면에 발생하는 스트레스를 방지할 수 있어 반도체 메모리 셀의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 실리콘 기판의 소정부분에 필드산화막 및 게이트 산화막을 형성하고, 상기 필드산화막 및 게이트 산화막 상부에 각각의 게이트 전극을 형성하는 단계와, 노출된 게이트 산화막 하부의 실리콘 기판에 불순물을 이온주입시켜 LDD영역을 형성하고, 게이트 전극 측벽에 스페이서 산화막을 형성하는 단계와, 노출된 게이트 산화막 하부의 실리콘 기판에 불순물을 이온주입시켜 소오스 및 드레인을 형성하고 전체영역 상부에 산화막을 형성하는 단계로 이루어지는 MOSFET 제조방법에 있어서, 상기 전체영역 상부에 산화막을 형성하는 단계에서, 소오스 및 드레인을 형성한 다음, 50 : 1의 HF용액에서 상기 게이트 산화막 및 스페이서 산화막을 제거하고 열처리 공정을 실시한 다음, 소오스 드레인을 포함하는 전체영역 상부에 산화막을 형성하는 것을 특징으로 하는 MOSFET 제조방법.
  2. 제1항에 있어서, 소오스 및 드레인 형성시, H2SO4: H2O2를 사용한 피라나 세척(Piranha cleaning)을 실시하기전 50 : 1의 HF용액에서 상기 게이트 산화막 및 스페이서 산화막을 제거하는 것을 포함하는 것을 특징으로 하는 MOSFET 제조방법.
  3. 제1항에 있어서, 50 : 1의 HF용액에서 상기 게이트 산화막 및 스페이서 산화막을 약 450초 동안 넣어서 제거하는 것을 특징으로 하는 MOSFET 제조방법.
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