JPH0354823A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0354823A JPH0354823A JP1190859A JP19085989A JPH0354823A JP H0354823 A JPH0354823 A JP H0354823A JP 1190859 A JP1190859 A JP 1190859A JP 19085989 A JP19085989 A JP 19085989A JP H0354823 A JPH0354823 A JP H0354823A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばメモリ素子等に用いられる半導体装置
の製法に関する。
の製法に関する。
本発明は、半導体装置の製法において、半導体基板表面
をアモルファス化してこのアモルファス半導体層にイオ
ン注入により不純物を導入し、面相拡散により拡散層を
形成することにより、接合リーク電流の低減化及び接合
耐圧の向上を図るようにしたものである。
をアモルファス化してこのアモルファス半導体層にイオ
ン注入により不純物を導入し、面相拡散により拡散層を
形成することにより、接合リーク電流の低減化及び接合
耐圧の向上を図るようにしたものである。
？従来の技術〕
半導体集積回路におていは、その高集積化，大規模化に
伴って素子がより微細化されてきている。
伴って素子がより微細化されてきている。
第４図は、メモリ素子に用いるＭＯＳ｝ランジスタの通
常の製法例を示す。この製法では、第１導電形例えばｐ
形のシリコン基板（１）の一主面に選択酸化（ＬＯＧＯ
Ｓ）によるフィールド絶縁膜（ＳｉＯ■）（２）を形威
した後、素子形戒領域の主面にＳｉＯ■等によるゲート
絶縁膜（３）を形成し、その上に多結晶シリコンによる
ゲート電極（４）を形成する（第４図Ａ）。
常の製法例を示す。この製法では、第１導電形例えばｐ
形のシリコン基板（１）の一主面に選択酸化（ＬＯＧＯ
Ｓ）によるフィールド絶縁膜（ＳｉＯ■）（２）を形威
した後、素子形戒領域の主面にＳｉＯ■等によるゲート
絶縁膜（３）を形成し、その上に多結晶シリコンによる
ゲート電極（４）を形成する（第４図Ａ）。
次に、ゲート電極（４）の表面をＳｉ（ｈ等の絶縁膜（
５）で被覆し、ソース及びドレインに対応する表面の絶
縁膜を選択的に除去した後、ｎ形不純物（６）をイオン
注入する（第４図Ｂ）。しかる後、活性化のためのアニ
ール処理を施してソース領域（７）及びドレイン領域（
８）を形威してＭＯＳ｝ランジスタ（９）を得ている（
第４図Ｃ）。
５）で被覆し、ソース及びドレインに対応する表面の絶
縁膜を選択的に除去した後、ｎ形不純物（６）をイオン
注入する（第４図Ｂ）。しかる後、活性化のためのアニ
ール処理を施してソース領域（７）及びドレイン領域（
８）を形威してＭＯＳ｝ランジスタ（９）を得ている（
第４図Ｃ）。
尚、ＭＯＳ｝ランジスタの製法として、ソース及びドレ
イン領域の形戒における活性化アニールをレーザビーム
で行う際に、光の干渉により不純物拡敗に不都合が生ず
るを防止する目的で、シリコン基板上に不純物ドーブさ
れた非単結晶シリコン層を被着形威してレーザビームを
照射し、非単結晶シリコン層によって光の干渉効果を最
小限に押えて非単結晶シリコン層からの不純物拡散でソ
ース領域及びドレイン領域を形戒する方法も知られてい
る（特開昭５８−１７８号公報参照）。
イン領域の形戒における活性化アニールをレーザビーム
で行う際に、光の干渉により不純物拡敗に不都合が生ず
るを防止する目的で、シリコン基板上に不純物ドーブさ
れた非単結晶シリコン層を被着形威してレーザビームを
照射し、非単結晶シリコン層によって光の干渉効果を最
小限に押えて非単結晶シリコン層からの不純物拡散でソ
ース領域及びドレイン領域を形戒する方法も知られてい
る（特開昭５８−１７８号公報参照）。
（発明が解決しようとする課題）
ところで、半導体集積回路の素子の微細化に伴い、特に
メモリ素子ではそのＭＯＳＩ−ランジスタの接合リーク
電流の低減化が必須となってきている。このリーク電流
の原因の１つとして考えられていることは、ソース領域
（７）及びドレイン領域（８）を形成する際のイオン注
入による損傷（ダメージ）の影響がある。即ち、ソース
領域（７）及びドレイン領域（８）を形成するため、所
要の不純物（６）をシリコン基板（１）中へイオン注入
するが、このイオン注入により、ソース及びドレイン領
域（７）及び（８）と基板（１）との接合部においてシ
リコン結晶に損傷を与えている。リーク電流はこの損傷
部からの発生が支配的である。この損傷を回復するため
に各種のアニール法により熱処理が施されるが損傷の完
全回復は得られていない。
メモリ素子ではそのＭＯＳＩ−ランジスタの接合リーク
電流の低減化が必須となってきている。このリーク電流
の原因の１つとして考えられていることは、ソース領域
（７）及びドレイン領域（８）を形成する際のイオン注
入による損傷（ダメージ）の影響がある。即ち、ソース
領域（７）及びドレイン領域（８）を形成するため、所
要の不純物（６）をシリコン基板（１）中へイオン注入
するが、このイオン注入により、ソース及びドレイン領
域（７）及び（８）と基板（１）との接合部においてシ
リコン結晶に損傷を与えている。リーク電流はこの損傷
部からの発生が支配的である。この損傷を回復するため
に各種のアニール法により熱処理が施されるが損傷の完
全回復は得られていない。
また、シリコン基板表面に不純物ドープした非単結晶シ
リコン層をＣＶＤ法等により被着形成し、之より不純物
を拡散してソース及びドレイン領域を形戒する場合、非
単結晶シリコン層の被着形威時の熱ストレスの影響で下
地のシリコン基板の結晶に損傷を与える慴れがある。
リコン層をＣＶＤ法等により被着形成し、之より不純物
を拡散してソース及びドレイン領域を形戒する場合、非
単結晶シリコン層の被着形威時の熱ストレスの影響で下
地のシリコン基板の結晶に損傷を与える慴れがある。
本発明は、上述の点に鑑み、接合リーク電流の低減を図
り、併せて接合耐圧を向上するようにした半導体装置の
製法を提供するものである。
り、併せて接合耐圧を向上するようにした半導体装置の
製法を提供するものである。
本発明は、半導体基板（１■）の表面に例えば同し半導
体原子をイオン注入する等して半導体基板（１１）表面
をアモルファス化し、このアモルファス半導体層（２１
）にイオン注入により不純物（２３） （２５）を導入
し、面相拡敗により拡散層（２７） （２Ｂ） （２９
）（３０）を形戒することを特徴とする。
体原子をイオン注入する等して半導体基板（１１）表面
をアモルファス化し、このアモルファス半導体層（２１
）にイオン注入により不純物（２３） （２５）を導入
し、面相拡敗により拡散層（２７） （２Ｂ） （２９
）（３０）を形戒することを特徴とする。
上述の製法においては、半導体基板（１１）の表面をア
モルファス化してそのアモルファス半導体層（２１）に
イオン注入で不純物（２３） （２５）を導入し、面相
拡散により半導体基板（１ｌ）内に拡散層（２７） （
２８）（２９） （３０）を形威するので、拡散層（２
７） （２Ｂ） （２９）（３０）と基板（１１）との
接合部には従来のイオン注入で発生するような半導体結
晶の損傷は生じない。
モルファス化してそのアモルファス半導体層（２１）に
イオン注入で不純物（２３） （２５）を導入し、面相
拡散により半導体基板（１ｌ）内に拡散層（２７） （
２８）（２９） （３０）を形威するので、拡散層（２
７） （２Ｂ） （２９）（３０）と基板（１１）との
接合部には従来のイオン注入で発生するような半導体結
晶の損傷は生じない。
従って、接合リーク電流は低減化し、且つ接合耐圧も向
上する。
上する。
また、アモルファス半導体層（２１）は、半導体基板（
１１）表面をアモルファス化して形成するので、アモル
ファス半導体層をＣＶＤ法等により別体に被着形成する
場合に比べて、下地の基板（１１）は被着形成時の熱ス
トレス等の影響を受けず、従って熱ストレス等に基因す
る半導体結晶の損傷も発生しない。また、半導体基板表
面をアモルファス化するので一連の製造プロセスも簡単
化される。
１１）表面をアモルファス化して形成するので、アモル
ファス半導体層をＣＶＤ法等により別体に被着形成する
場合に比べて、下地の基板（１１）は被着形成時の熱ス
トレス等の影響を受けず、従って熱ストレス等に基因す
る半導体結晶の損傷も発生しない。また、半導体基板表
面をアモルファス化するので一連の製造プロセスも簡単
化される。
以下、第１図を用いて本発明による半導体装置の製法の
一例をメモリ素子に用いるＣ−ＭＯＳ トランジスタの
製造に適用した場合について説明する。
一例をメモリ素子に用いるＣ−ＭＯＳ トランジスタの
製造に適用した場合について説明する。
本例においては、先ず、第１図Ａに示すように第１導電
形例えばｎ形シシリコン基板（１１）の一上面に第２導
電形即ちｐ形のウエル領域（１２）を形戒した後、その
ｎチャンネルＭＯＳトランジスタを形威すべきウエル領
域（１２）及びｎ型基板（１）のＰチャンネルＭＯＳ｝
ランジスタを形威すべき領域（１３）を囲うように選択
酸化（ＬＯＧＯＳ）によるフィールド絶縁膜（ＳｉＯｚ
） （１４）を形戒する。
形例えばｎ形シシリコン基板（１１）の一上面に第２導
電形即ちｐ形のウエル領域（１２）を形戒した後、その
ｎチャンネルＭＯＳトランジスタを形威すべきウエル領
域（１２）及びｎ型基板（１）のＰチャンネルＭＯＳ｝
ランジスタを形威すべき領域（１３）を囲うように選択
酸化（ＬＯＧＯＳ）によるフィールド絶縁膜（ＳｉＯｚ
） （１４）を形戒する。
次に、第１図Ｂに示すようにｐ形ウエル領域（１２）及
びｎ形の領域（１３）上にＳｉｎ．等によるゲート絶縁
膜（ｌ５）及び（１６）を被着形戒した後、夫々のゲー
ト絶縁膜（１５）及び（１６）上に夫々多結晶シリコン
膜からなるゲート電極（ｌ７）及び（１８）を形威し、
その各ゲート電極（１７）及び（１８）の表面に例えば
Ｓｉｎｇ等による絶縁膜（１９）を形成する。
びｎ形の領域（１３）上にＳｉｎ．等によるゲート絶縁
膜（ｌ５）及び（１６）を被着形戒した後、夫々のゲー
ト絶縁膜（１５）及び（１６）上に夫々多結晶シリコン
膜からなるゲート電極（ｌ７）及び（１８）を形威し、
その各ゲート電極（１７）及び（１８）の表面に例えば
Ｓｉｎｇ等による絶縁膜（１９）を形成する。
次に、第１図Ｃに示すようにｐ形ウェル領域（１２）及
びｎ形の領域（１３）の夫々ソース領域及びドレイン領
域を形威すべき領域上の絶縁膜を除去した後、各ゲート
電極（１７） （１８）及びフィールド絶縁膜（１４）
をマスクにしてシリコンイオン（Ｓｔ”） （２０）を
イオン注入してソース及びドレイン領域を形威すべき領
域の表面部をアモルファス化する。即ちアモルファスシ
リコン層（２１）を形戒する。このアモルファスシリコ
ン層（２１）の深さ方向の厚さｔは、爾後形威されるソ
ース領域及びドレイン領域の接合深さＸｊの３０％以下
とするを可とする。
びｎ形の領域（１３）の夫々ソース領域及びドレイン領
域を形威すべき領域上の絶縁膜を除去した後、各ゲート
電極（１７） （１８）及びフィールド絶縁膜（１４）
をマスクにしてシリコンイオン（Ｓｔ”） （２０）を
イオン注入してソース及びドレイン領域を形威すべき領
域の表面部をアモルファス化する。即ちアモルファスシ
リコン層（２１）を形戒する。このアモルファスシリコ
ン層（２１）の深さ方向の厚さｔは、爾後形威されるソ
ース領域及びドレイン領域の接合深さＸｊの３０％以下
とするを可とする。
次に、第１図Ｄに示すようにｐ形ウエル領域（１２）側
をフォトレジストマスク（２２）で被覆して基＋ｆｆｌ
ｅＪｆ域（１３）側のアモルファスシリコン層（２１）
中にのみ高濃度のｐ形不純物（２３）例えばＢ又はＢＰ
，等をイオン注入する。
をフォトレジストマスク（２２）で被覆して基＋ｆｆｌ
ｅＪｆ域（１３）側のアモルファスシリコン層（２１）
中にのみ高濃度のｐ形不純物（２３）例えばＢ又はＢＰ
，等をイオン注入する。
次に、第１図Ｅに示すようにフォトレジストマスク（２
２）を除去し、改めてｎ形領域（１３）側をフォトレジ
ストマスク（２４）で被覆してｐ形ウエル領域（１２）
側のアモルファスシリコンＪｉ （２１）中にのみ高濃
度のｎ型不純物（２５）、例えばＡｓ又はＰ等をイオン
注入する。
２）を除去し、改めてｎ形領域（１３）側をフォトレジ
ストマスク（２４）で被覆してｐ形ウエル領域（１２）
側のアモルファスシリコンＪｉ （２１）中にのみ高濃
度のｎ型不純物（２５）、例えばＡｓ又はＰ等をイオン
注入する。
しかる後、熱処理を施して夫々のアモルファスシリコン
層（２１）に導入したＰ形不純物（２３）及びｎ形不純
物（２５）をシリコン基板中に面相拡散して、夫々ｎ形
のソース領域（２７）及びドレイン領域（２８）、ｐ形
のソース領域（２９）及びドレイン領域（３０）を形成
する。これ以後は図示せざるも通常の方法によりソース
電極、ドレイン電極を形成する。
層（２１）に導入したＰ形不純物（２３）及びｎ形不純
物（２５）をシリコン基板中に面相拡散して、夫々ｎ形
のソース領域（２７）及びドレイン領域（２８）、ｐ形
のソース領域（２９）及びドレイン領域（３０）を形成
する。これ以後は図示せざるも通常の方法によりソース
電極、ドレイン電極を形成する。
このようにして、第１図Ｆに示すようにｐ形ウエル領域
（ｌ２）側にｎ形のソース領域（２７）及びドレイン領
域（２８）、ゲート電極（１７）を有してなるｎチャン
ネルＭＯＳＩ−ランジスタ（３２）が形威され、ｎ形領
域（１３）側にｐ形のソース領域（２９）及びドレイン
領域（３０）、ゲート電極（１８）を有してなるＰチャ
ンネルＭＯＳトランジスタ（３ｌ）が形放され、目的の
Ｃ−ＭＯＳ ｝ランジスタ（３３）を得る。
（ｌ２）側にｎ形のソース領域（２７）及びドレイン領
域（２８）、ゲート電極（１７）を有してなるｎチャン
ネルＭＯＳＩ−ランジスタ（３２）が形威され、ｎ形領
域（１３）側にｐ形のソース領域（２９）及びドレイン
領域（３０）、ゲート電極（１８）を有してなるＰチャ
ンネルＭＯＳトランジスタ（３ｌ）が形放され、目的の
Ｃ−ＭＯＳ ｝ランジスタ（３３）を得る。
上述の製法によれば、Ｐ形ウエル領域（１２）及びｎ形
？ｉｌ域（１３）の表面にアモルファスシリコン層（２
１）を形威し、このアモルファスシリコン層（２１）に
夫々イオン注入で導入したｎ形不純物（２５）及びｐ形
不純物（２３）を面相拡散してソース領域（２７）．（
２９）及びドレイン領域（２８） ， （３０）を形戒
するようになすので、各ソース領域（２７） ， （２
９）及びドレイン領域（２８） ， （３０）の接合部
での結晶の損傷はなく、従って接合リーク電流は低減し
、同時に接合耐圧を向上することができる。第３図は従
来のイオン注入によりソース領域及びドレイン領域を形
威した場合の逆方向電圧一接合リーク電流の特性図、第
２図は本発明に係る面相拡散によりソース領域及びドレ
イン領域を形威した場合の逆方向電圧一接合リーク電流
の特性図を示す。この第２図及び第３図の特性図から面
相拡散の方が接合リーク電流は１桁以上低く、さらに接
合耐圧も高いことが判る。
？ｉｌ域（１３）の表面にアモルファスシリコン層（２
１）を形威し、このアモルファスシリコン層（２１）に
夫々イオン注入で導入したｎ形不純物（２５）及びｐ形
不純物（２３）を面相拡散してソース領域（２７）．（
２９）及びドレイン領域（２８） ， （３０）を形戒
するようになすので、各ソース領域（２７） ， （２
９）及びドレイン領域（２８） ， （３０）の接合部
での結晶の損傷はなく、従って接合リーク電流は低減し
、同時に接合耐圧を向上することができる。第３図は従
来のイオン注入によりソース領域及びドレイン領域を形
威した場合の逆方向電圧一接合リーク電流の特性図、第
２図は本発明に係る面相拡散によりソース領域及びドレ
イン領域を形威した場合の逆方向電圧一接合リーク電流
の特性図を示す。この第２図及び第３図の特性図から面
相拡散の方が接合リーク電流は１桁以上低く、さらに接
合耐圧も高いことが判る。
また、本例ではシリコン基板表面にシリコンをイオン注
入してアモルファスシリコン層（２１）を形威している
ので、アモルファスシリコン層をＣｖＤ法等により被着
形成する場合のような熱ストレスの影響を受けることが
なく、従ってシリコン基板（２１）に熱ストレスに基因
するような損傷は発生せず、より信頼性の高いＣ−ＭＯ
Ｓ トランジスタが得られる。また製造プロセスも簡単
化される。
入してアモルファスシリコン層（２１）を形威している
ので、アモルファスシリコン層をＣｖＤ法等により被着
形成する場合のような熱ストレスの影響を受けることが
なく、従ってシリコン基板（２１）に熱ストレスに基因
するような損傷は発生せず、より信頼性の高いＣ−ＭＯ
Ｓ トランジスタが得られる。また製造プロセスも簡単
化される。
さらに、アモルファスシリコン層（２ｌ）への不純物導
入をイオン注入で行うので、導入された不純物には濃度
分布があり面相拡散したときに不純物拡散がしやすくな
り、良好にソース領域（２７） ． （２９）、ドレイ
ン領域（２８） ． （３０）を形成することができる
。
入をイオン注入で行うので、導入された不純物には濃度
分布があり面相拡散したときに不純物拡散がしやすくな
り、良好にソース領域（２７） ． （２９）、ドレイ
ン領域（２８） ． （３０）を形成することができる
。
尚、上例ではＣ−ＭＯＳ｝ランジスタの製造に適用した
が、他のトランジスタの拡散層の形成にも適用できる。
が、他のトランジスタの拡散層の形成にも適用できる。
本発明の半導体装置の製法よれば、半導体基板表面をア
モルファス化し、このアモルファス半導体層にイオン注
入した不純物の面相拡散により、拡散層を形成するよう
にしたので、接合部での半導体結晶の損傷はなく、接合
リーク電流を低減することができると共に、接合耐圧を
向上することができる。
モルファス化し、このアモルファス半導体層にイオン注
入した不純物の面相拡散により、拡散層を形成するよう
にしたので、接合部での半導体結晶の損傷はなく、接合
リーク電流を低減することができると共に、接合耐圧を
向上することができる。
また、半導体基板表面をアモルファス化するので、別体
にアモルファス半導体層を被着形戒する場合と違って下
地の半導体基板に熱ストレス等の影響を与えることがな
く、より信頼性の高いデバイスが形成できる。
にアモルファス半導体層を被着形戒する場合と違って下
地の半導体基板に熱ストレス等の影響を与えることがな
く、より信頼性の高いデバイスが形成できる。
従って、特に高密度，大規模なメモリ素子の製造に適用
して好適ならしめるものである。
して好適ならしめるものである。
第ｌ図Ａ．−Ｆは本発明による半導体装置の製法をＣ−
ＭＯＳ ｝ランジスタに適用した場合の一例を示す製造
工程図、第２図は本発明に係る逆方向電圧一接合リーク
電流特性図、第３図は従来例に係る逆方向電圧一接合リ
ーク電流特性図、第４図Ａ−Ｃは従来のＭＯＳトランジ
スタの製法例を示す製造工程図である。 （１１）はシリコン基板、（１２）はウエル領域、（１
５〉（ｌ６）はゲート絶縁膜、（１７） （１８）はゲ
ート電極、（２０）はシリコンイオン、（２１）はアモ
ルファスシリコン層、（２３）はｐ形不純物、（２５）
はｎ型不純物、（２７） （２９）はソース領域、（２
８） （３０）はドレイン領域である。 代 理 人 松 隈 秀 盛 使方品＋２厘（Ｖ） 逆７品電圧（Ｖ） 《壬 来イク１の 工 ｔ呈 第４区 １カ
ＭＯＳ ｝ランジスタに適用した場合の一例を示す製造
工程図、第２図は本発明に係る逆方向電圧一接合リーク
電流特性図、第３図は従来例に係る逆方向電圧一接合リ
ーク電流特性図、第４図Ａ−Ｃは従来のＭＯＳトランジ
スタの製法例を示す製造工程図である。 （１１）はシリコン基板、（１２）はウエル領域、（１
５〉（ｌ６）はゲート絶縁膜、（１７） （１８）はゲ
ート電極、（２０）はシリコンイオン、（２１）はアモ
ルファスシリコン層、（２３）はｐ形不純物、（２５）
はｎ型不純物、（２７） （２９）はソース領域、（２
８） （３０）はドレイン領域である。 代 理 人 松 隈 秀 盛 使方品＋２厘（Ｖ） 逆７品電圧（Ｖ） 《壬 来イク１の 工 ｔ呈 第４区 １カ
Claims (1)
- 【特許請求の範囲】 半導体基板表面をアモルファス化して該アモルファス
半導体層にイオン注入により不純物を導入し、 面相拡散により拡散層を形成することを特徴とする半導
体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190859A JPH0354823A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190859A JPH0354823A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354823A true JPH0354823A (ja) | 1991-03-08 |
Family
ID=16264963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190859A Pending JPH0354823A (ja) | 1989-07-24 | 1989-07-24 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429771B2 (en) | 2004-05-07 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having halo implanting regions |
-
1989
- 1989-07-24 JP JP1190859A patent/JPH0354823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429771B2 (en) | 2004-05-07 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having halo implanting regions |
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