JPH0462865A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH0462865A
JPH0462865A JP2165979A JP16597990A JPH0462865A JP H0462865 A JPH0462865 A JP H0462865A JP 2165979 A JP2165979 A JP 2165979A JP 16597990 A JP16597990 A JP 16597990A JP H0462865 A JPH0462865 A JP H0462865A
Authority
JP
Japan
Prior art keywords
lead
leads
semiconductor device
circuit board
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2165979A
Other languages
English (en)
Inventor
Kazuto Tsuji
和人 辻
Tetsuya Hiraoka
哲也 平岡
Tsuyoshi Aoki
強 青木
Junichi Kasai
純一 河西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2165979A priority Critical patent/JPH0462865A/ja
Priority to EP95109303A priority patent/EP0682367B1/en
Priority to DE69127559T priority patent/DE69127559T2/de
Priority to EP91110062A priority patent/EP0463559B1/en
Priority to DE69125657T priority patent/DE69125657T2/de
Priority to KR1019910010572A priority patent/KR960000599B1/ko
Publication of JPH0462865A publication Critical patent/JPH0462865A/ja
Priority to US08/053,802 priority patent/US5293072A/en
Priority to US08/152,239 priority patent/US5403776A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3478—Applying solder preforms; Transferring prefabricated solder patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0113—Female die used for patterning or transferring, e.g. temporary substrate having recessed pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0338—Transferring metal or conductive material other than a circuit pattern, e.g. bump, solder, printed component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/08—Treatments involving gases
    • H05K2203/082—Suction, e.g. for holding solder balls or components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 樹脂モールドによりパッケージングを行う半導体装置及
びその製造方法に関し、 安価に高密度リードを形成することを目的とし、半導体
チップを搭載した回路基板を樹脂によりモールドしたパ
ッケージがら、該回路基板の所定部分に接続される複数
のリードの先端が露出される半導体装置において、前記
複数のリードは転動可能な形状に形成し、前記パッケー
ジの裏面にそれぞれ所定の配列て並設されるように構成
し、例えば前記リードを球状に形成するように構成する
。
〔産業上の利用分野〕
本発明は、樹脂モールドによりパッケージングを行う半
導体装置及びその製造方法に関する。
近年、装置の小型化、多機能化か進み、高密度実装か要
求される。そのため、半導体装置におけるパッケージの
リード密度を高くする必要がある。
〔従来の技術〕
第７図に、従来の高密度パッケージの外観図を示す。第
７図（Ａ）はＱ　Ｆ　Ｐ　（Ｑｕａｄ　Ｆｌａｔ　Ｐａ
、ｃｋａｇｅ）型の半導体装置のものであり、第７図（
Ｂ）はＰ　Ｇ　Ａ　（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）
型の半導体装置のものである。第７図（Ａ）のＱＦＰ型
の半導体装置はフラット型のパッケージ５０の側面より
平面的にリード（外リード）５１を４側面から取出した
ものである。リード５１の形状は先端をいわゆるガルウ
ィング形（曲げ形）に形成される。
また、第７図（Ｂ）のＰＧＡ型の半導体装置は、パッケ
ージ５５の裏面より、垂直方向に一定間隔かつ格子状に
多数（６４ピン以上）のリード５６を取出した構造のも
のである。この場合、リード（ピン）５６は、配線回路
上のスルーホールか形成された基板又はリードフレーム
の内リードへのピンの打込みや埋込みにより形成される
ものである。
これらＱＦＰ型とＰＧＡ型を比較すると、パッケージの
大きさが同じであれば、ＰＧＡ型の方か高密度化を図る
ことができる。
〔発明が解決しようとする課題〕
しかし、上記ＱＦＰ型の半導体装置は、前述のようにリ
ード５１か４側面て一列に並設されることから、リード
数が増加するとパッケージサイズか大型化し、外リード
先端の平坦性の確保が困難である。
また、ＰＧＡ型の半導体装置は、基板又は内リードとの
接続の工程が必要であり、その後に金型により樹脂モー
ルドすることか困難である。このため、それぞれのピン
の打込みや埋込みを行わなければならず、コスト高にな
るという問題がある。
そこで、本発明は上記課題に鑑みなされたもので、安価
に高密度リードを形成する半導体装置及びその製造装置
を提供することを目的とする。
〔課題を解決するための手段〕
上記課題は、半導体チップを搭載した回路基板を樹脂に
よりモールドしたパッケージから、該回路基板の所定部
分に接続される複数のリードの先端か露出される半導体
装置において、前記複数のリードは転動可能な形状に形
成し、前記パッケージの裏面にそれぞれ所定の配列で並
設されることにより解決され、例えばリードの形状を球
状に形成される。
また、上述の転動可能な形状のリードを治具により、半
導体チップか搭載された回路基板に固着して樹脂封止し
、又は、金型により樹脂封止の際に凹部を形成した後に
、該凹部に転動可能な形状のリードを嵌着して製造する
ことで上記課題か解決される。
〔作用〕
上述のように、球形状のように転動可能な形状のリード
を回路基板に固着して樹脂封止し、又は、該リードを嵌
合できる凹部を形成するように樹脂封止して該リードを
嵌着する。これにより、パッケージの裏面に格子状のよ
うな所定の配列てり−ドが並設されるＰＧＡ型の半導体
装置か製造される。
従って、リードを球形状のように転動可能な形状とする
ことで、高さ調整が容易でモールド後の変形もなく、良
好なリード平坦性か得られる。すなわち、ＰＧＡ型の半
導体装置を安価、かつリードを高密度に製造することが
可能となる。
〔実施例〕
第１図に本発明の一実施例の工程図を示す。第１図（Ａ
）は本発明の半導体装置１の正面図であり、第１図（Ｂ
）はその裏面図である。第１図（Ａ）、（Ｂ）において
、半導体チップか搭載された回路基板（後述する）を樹
脂によりモールドしたパッケージ２の裏面より、複数の
り一ド３の先端か露出している。リード３は、転動可能
な形状で、例えは球状、柱状に形成され、本実施例では
球状のリードを示している。この球状のり一ド３は、回
路基板の所定部分（端子）に接続されており、パッケー
ジ２の裏面で格子状の配列で並設されている。
ここで、第２図に本発明方法の第１の実施例の工程図を
示し、第３図に要部断面図と共に説明する。まず、回路
基板であるリードフレーム４上に半導体チップ５か搭載
され、該チップ５とリードフレーム４のインナリード４
ａとかボンデインク等により配線接続される（第２図（
Ａ））。
一方、治具６は四隅にガイドピン７ａ〜７ｄ（７ｃ、７
ｄは省略する）及びその近傍に固定突部８ａ〜８ｄ　（
８ｃ、８ｄは省略する）か設けられている。また、上面
には複数の固定凹部９か格子状に配設され、この凹部９
に転動可能な球状のり一ト３か嵌合、搭載される。そし
て、上記リードフレーム４がガイドピン７ａ〜７ｄによ
り位置決めされて、固定突部８ａ〜８ｂ及びリード３上
に搭載される（第２図（Ｂ））。
また、前記固定突部８ａ〜８ｄ及び凹部９にはそれぞれ
孔１０が形成されており、該治具６の裏面より真空ポン
プ１１に連結される（第３図（Ａ））。
そして、真空ポンプ１１によりリードフレーム４及びリ
ード３を吸着固定し、リードフレーム４のリード３との
当接部分の表面よりレーザ光１２を照射することで溶接
によりリード３のそれぞれが固着される（第３図（Ａ）
）。
このようにリード３か固着されたリードフレーム４は上
型１３ａ及び下型１３ｂよりなる金型１３内にガイドピ
ン１４ａ　〜１４ｄ　（１４ｃ。
１４ｄは省略する）により位置決めされてセットされる
（第２図（Ｃ））。この場合、下型１３ｂは、前記治具
６と同様に四部１５が形成されており、リード３を嵌合
する。そして、上型の注入口１−６より樹脂か注入され
、硬化後にパッケージか完成し、必要に応じて露出され
たり一ド３に実装置 のだめのはんだめっき等の外装処理か行われる。
ここで、凹部１５には孔１７か形成されており、真空ポ
ンプ１１と連結され、リード３か固着されたリードフレ
ーム４を吸着固定すると共に、リド３の高さの調整を行
う（第３図（Ｂ））。この場合、凹部１５は球状のリー
ド３の直径より小さな径て形成され、リード３か凹部１
５上に嵌合したときに、両者間に空間１８を形成させて
いる（第３図（Ｂ））。これにより、リード３の高さ調
整のための吸着を行いつつ、注入された樹脂が真空ポン
プｌｌ内に廻り込むのを防止している。
次に、第４図に、本発明方法の第２の実施例の工程図を
示す。まず、モールドされるリードフレーム４は半導体
チップ５を搭載しており、第２図（Ａ）と同様である（
第４図（Ａ））。このリードフレーム４は、上型２０ａ
及び下側２０ｂよりなる金型２０内にセットされる。こ
の場合、下型２０ｂは所定数の突部２１が、例えば格子
状に配列され、各突部２１には孔２２か形成される。
そして、孔２２のそれぞれは真空ポンプ１１に連結され
、リードフレーム４を吸着、固定する（第４図ＣＢ））
　。そこて、」二型２０ａの注入口２３より樹脂か注入
され、硬化後にパッケージ２が完成する（第４図（Ｃ）
）。この場合、パッケージ２には、前記下型の突部２１
により凹部２４か形成され、この凹部２４に球状の又は
柱状の転動可能なり一ド３かリードフレーム４に接続す
る状態でそれぞれ嵌着される（第４図（Ｃ）、（Ｄ））
。
ここて、凹部２４におけるリード３とリードフレーム４
との接合は、例えば、予めリード３にはんだめっきを施
して、温度を上げることにより行う。なお、このような
半導体装置はＰＧＡ型の場合を示しているか、第５図に
示すように、下型においてパッケージ２の下部の四側面
に凹部（図面上表われず）を形成させ、該凹部に柱状の
り一ト３ａをリードフレーム４に接続する状態で嵌着す
ることで、ＱＦＰ型の半導体装置にも適用可能である。
この場合、柱状のり一ド３ａは変形が生じないことから
、従来のＱＧＰ型のガルウィングリードに比べてリード
平坦性を向上させることができる。
ここで、上述の実施例ではリードフレームの回路基板を
樹脂封止する場合を説明したか、第６図（Ａ）、　　（
Ｂ）のようなＴＡ　Ｂ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅ
ｄＢｏｒｄｉｎｇ）方式の場合やＣＯＢ　（Ｃｈｉｐ　
Ｏｎ　Ｂｏｄｅ）方式の場合でも適用できるものである
。第６図（Ａ）はＴＡＢ方式の回路基板であり、テープ
キャリア３０に半導体チップ５か接続され、テープギヤ
リア３０の下方の所定位置にパターンが形成されたフィ
ルム３１か形成されている。このフィルム３１のパター
ンにリード３か固着される。
また、第６図（Ｂ）はＣＯＢ方式の回路基板であり、基
板３２に上パターン３３と下パターン３４かスルーホー
ルで形成され、上パターン３３に半導体チップ５か配線
される。そして、下パターン３４にリード３か固着され
るものである。しかし、樹脂封止される回路基板はこれ
らの限らす、転動可能な形状のリードと接合可能であれ
ば、何れても適用することができる。
なお、第２図、第３図ではリードフレーム４とリード３
とをレーザ光により固着した場合を示したが、レーザ溶
接に限らす他の溶接（例えば電気溶接）て行ってもよい
。また、ＰＧＡ型の半導体装置を製造するに当り、リー
ドを格子状に並設した場合を示したが、配列は適宜金型
を形成することにより設定可能である。さらに、上記実
施例では、転動可能な形状のリードとして球状を示して
、実装時のはんだ這い」二り特性を良好せしめているか
、これに限らず、上述のような柱状若しくは例えばだ球
、円ｔｌＤ台等の形状としても同様の効果を有するもの
である。
〔発明の効果〕
以上のように本発明によれば、複数のリードを球状のよ
うな転動可能な形状に形成し、パッケージの裏面に所定
の配列で並設することにより、安価で高密度実装を図る
ことかでき、リード平坦性の良好な半導体装置を得るこ
とかできる。
【図面の簡単な説明】
第１図は本発明の一実施例の外観図、 第２図は本発明方法の第１の実施例の工程図、第３図は
第２図における要部断面図、 第４図は本発明方法の第２の実施例の工程図、第５図は
第４図の変形例を示した概念図、第６図は本発明に使用
される他の回路基板の断面図、 第７図は従来の高密度パッケージの外観図である。 図において、 よ半導体装置、 よパッケージ、 より−ド、 より一ドフレーム、 ま半導体チップ、 よ治具、 ａ〜７ｄはガイドピン、 ａ〜８ｄは固定突部、 ９は固定凹部、 １０は孔、 １１は真空ポンプ、 １２はレーザ光、 １３は金型、 １３ａは上型、 ＋３ｂは下型、 １４ａ〜１４ｄはガイ １５は凹部、 Ｉ６は注入口、 １７は孔、 １８は空間 を示す。 ドピン、 　　ＩＬ 心 従来の高密度パップ ジの外観図 第 図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体チップ（５）を搭載した回路基板（４、３
    ０、３２）を樹脂によりモールドしたパッケージ（２）
    から、該回路基板（４、３０、３２）の所定部分に接続
    される複数のリード（３９）の先端が露出される半導体
    装置において、前記複数のリード（３）は転動可能な形
    状に形成し、前記パッケージ（２）の裏面にそれぞれ所
    定の配列で並設されることを特徴とする半導体装置。
  2. （２）前記複数のリード（３）を球状に形成することを
    特徴とする請求項（１）記載の半導体装置。
  3. （３）所定数の固定凹部（９）が形成された治具（６）
    に、転動可能な形状のリード（３）をそれぞれ嵌合する
    工程と、 該治具（６）の該リード（３）に、半導体チップ（５）
    を搭載した回路基板（４、３０、３２）を載置する工程
    と、 該治具（６）上で、該リード（３）を該回路基板（４、
    ３０、３２）に対応する部分にそれぞれ固着する工程と
    、 該複数のリード（３）が固着された回路基板（４、３０
    、３２）を金型（１３）により樹脂封止する工程と、 を含むことを特徴とする半導体装置の製造方法。
  4. （４）上型（２０ａ）及び下型（２０ｂ）よりなる金型
    （２０）で半導体チップが搭載された回路基板（４、３
    ０、３２）を樹脂封止する半導体装置の製造方法におい
    て、 孔（２２）が形成された所定数の突部（２１）を有する
    前記下型（２０ｂ）に、前記回路基板（４、３０、３２
    ）を該孔（２２）により吸着して固定する工程と、 該回路基板（４、３０、３２）か固定された該下型（２
    ０ｂ）に前記上型（２０ａ）を覆い、樹脂を注入して成
    型する工程と、 成型後、該下型（２０ｂ）の突部（２２）により形成さ
    れた凹部（２４）に、転動可能な形状のリード（３）を
    嵌着する工程と、 を含むことを特徴とする半導体装置の製造方法。
JP2165979A 1990-06-25 1990-06-25 半導体装置及びその製造方法 Pending JPH0462865A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2165979A JPH0462865A (ja) 1990-06-25 1990-06-25 半導体装置及びその製造方法
EP95109303A EP0682367B1 (en) 1990-06-25 1991-06-19 Packaged semiconductor device and a manufacturing process therefore
DE69127559T DE69127559T2 (de) 1990-06-25 1991-06-19 Verkapselte Halbleiteranordnung und ein Herstellungsverfahren dafür
EP91110062A EP0463559B1 (en) 1990-06-25 1991-06-19 Packaged semiconductor device and a manufacturing process therefor
DE69125657T DE69125657T2 (de) 1990-06-25 1991-06-19 Verkapselte Halbleiteranordnung und ein Herstellungsverfahren dafür
KR1019910010572A KR960000599B1 (ko) 1990-06-25 1991-06-25 패키지된 반도체 장치 및 그 제조방법
US08/053,802 US5293072A (en) 1990-06-25 1993-04-29 Semiconductor device having spherical terminals attached to the lead frame embedded within the package body
US08/152,239 US5403776A (en) 1990-06-25 1993-11-16 Process of using a jig to align and mount terminal conductors to a semiconductor plastic package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2165979A JPH0462865A (ja) 1990-06-25 1990-06-25 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH0462865A true JPH0462865A (ja) 1992-02-27

Family

ID=15822631

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2165979A Pending JPH0462865A (ja) 1990-06-25 1990-06-25 半導体装置及びその製造方法

Country Status (4)

Country Link
EP (2) EP0463559B1 (ja)
JP (1) JPH0462865A (ja)
KR (1) KR960000599B1 (ja)
DE (2) DE69125657T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154122B2 (en) 2008-05-26 2012-04-10 Samsung Electronics Co., Ltd Semiconductor package and methods of manufacturing the semiconductor package

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
MY128748A (en) * 1995-12-19 2007-02-28 Texas Instruments Inc Plastic packaging for a surface mounted integrated circuit
JPH10294418A (ja) * 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049655A (ja) * 1983-08-26 1985-03-18 Fujitsu Ltd リ−ドレスチップキャリアのバンプ形成方法
JPS62142338A (ja) * 1985-12-17 1987-06-25 Shinko Electric Ind Co Ltd 半導体装置用パツケ−ジ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959874A (en) * 1974-12-20 1976-06-01 Western Electric Company, Inc. Method of forming an integrated circuit assembly
EP0082902B1 (fr) * 1981-12-29 1985-11-27 International Business Machines Corporation Procédé pour souder les broches aux oeillets des conducteurs formés sur un substrat céramique
JPS62266857A (ja) * 1986-05-15 1987-11-19 Oki Electric Ind Co Ltd 半導体装置
DE3684602D1 (de) * 1986-10-08 1992-04-30 Ibm Verfahren zum herstellen von loetkontakten fuer ein keramisches modul ohne steckerstifte.
JPH02502322A (ja) * 1987-02-19 1990-07-26 オリン コーポレーション プラスチック製のピングリッドアレイを製作する方法及びそれにより生産される製品

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6049655A (ja) * 1983-08-26 1985-03-18 Fujitsu Ltd リ−ドレスチップキャリアのバンプ形成方法
JPS62142338A (ja) * 1985-12-17 1987-06-25 Shinko Electric Ind Co Ltd 半導体装置用パツケ−ジ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154122B2 (en) 2008-05-26 2012-04-10 Samsung Electronics Co., Ltd Semiconductor package and methods of manufacturing the semiconductor package

Also Published As

Publication number Publication date
DE69125657D1 (de) 1997-05-22
EP0463559A3 (en) 1992-03-25
DE69125657T2 (de) 1997-07-31
DE69127559T2 (de) 1998-01-08
KR960000599B1 (ko) 1996-01-09
EP0463559B1 (en) 1997-04-16
DE69127559D1 (de) 1997-10-09
EP0463559A2 (en) 1992-01-02
EP0682367A1 (en) 1995-11-15
EP0682367B1 (en) 1997-09-03

Similar Documents

Publication Publication Date Title
US5200366A (en) Semiconductor device, its fabrication method and molding apparatus used therefor
US5293072A (en) Semiconductor device having spherical terminals attached to the lead frame embedded within the package body
US5849608A (en) Semiconductor chip package
US20050026325A1 (en) Packaged microelectronic components
US20030230792A1 (en) Flip-chip semiconductor package with lead frame as chip carrier and fabrication method thereof
JP3837215B2 (ja) 個別半導体装置およびその製造方法
US20040084757A1 (en) Micro leadframe package having oblique etching
JPH0462865A (ja) 半導体装置及びその製造方法
JP5579982B2 (ja) 半導体装置の中間構造体及び中間構造体の製造方法
JP2003158143A (ja) 薄型半導体装置のモールド方法及びそのモールド金型
JP2022514456A (ja) 内向きに湾曲したリードを含む集積回路パッケージ
KR0182506B1 (ko) 동시에 절단된 반도체 칩을 이용한 고밀도 실장형 패키지 및 그 제조 방법
JP2503360Y2 (ja) 樹脂封止型半導体集積回路装置
JPS62142338A (ja) 半導体装置用パツケ−ジ
JPH10154768A (ja) 半導体装置及びその製造方法
KR100307021B1 (ko) 반도체 패키지의 솔더 볼 마운트용 지그
KR100440789B1 (ko) 반도체 패키지와 이것의 제조방법
KR100522838B1 (ko) 반도체 패키지 및 그 제조방법
JP2565115B2 (ja) 集積回路パッケージ
KR100294912B1 (ko) 유에프피엘패키지및그제조방법
JPH08274241A (ja) 半導体パッケージ及びその実装方法
KR0156105B1 (ko) 반도체 칩과 리드프레임의 연결 방법
JP2023026349A (ja) 成形パッケージを有する電子構成要素
JP4453009B2 (ja) 半導体装置及びその製造方法
KR20040023274A (ko) 요철 형상의 스택기판을 사용한 ｂｇａ 스택 패키지 및 그제조방법