KR100294912B1 - 유에프피엘패키지및그제조방법 - Google Patents

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Abstract

유에프피엘(UFPL; Ultra Fine Pitch Lead) 패키지 및 그 제조방법이 개시된다. 개시된 유에프피엘 패키지는, 지지판; 상기 지지판의 상면에 구비된 접착부재; 소정의 정보가 저장되고, 상기 접착부재의 상면에 장착되는 반도체 칩; 소정의 피치로 상기 접착부재의 가장자리에 부착되고, 상기 지지판에 의해 지지되며, 상기 지지판의 외부로 돌출된 단부에 벤딩부가 형성된 다수의 금속 리드; 상기 반도체 칩과 상기 금속 리드가 와이어 본딩되어 전기적 접속이 가능하게 하는 본딩 와이어; 상기 반도체 칩, 상기 본딩 와이어가 밀봉되도록 상기 지지판의 상면에 형성된 밀봉재;를 포함하는 것을 그 특징으로 한다. 본 발명에 따르면, 반도체 패키지의 리드들을 초미세 피치로 배열할 수 있는 이점이 있다.

Description

유에프피엘 패키지 및 그 제조방법{UFPL package and method for manufacturing the same}
본 발명은 유에프피엘(UFPL; Ultra Fine Pitch Lead) 패키지(package) 및 그 제조방법에 관한 것으로서, 보다 상세하게는 미세폭의 리드들을 다단계로 접착하여 초미세 피치(pitch)로 배열되도록 한 유에프피엘 패키지 및 그 제조방법에 관한 것이다.
통상적으로, 반도체 패키지(semiconductor package)라 함은, 반도체 칩(chip) 장착부가 마련된 패드 예컨대, 회로기판(PCB; Printed Circuit Board) 상에 상기 반도체 칩이 장착되고 이 반도체 칩이 장착된 회로기판의 반대 면으로 타 회로기판과 전기적으로 연결될 수 있는 연결수단이 구비되어 있는 상태에서 반도체 칩을 몰딩재로 일체화시켜 제조된 것이다.
도 1에는 이러한 반도체 패키지의 구성을 나타낸 개략적인 단면도가 도시되어 있다.
도면을 참조하면, 소정의 정보가 저장된 반도체 칩(11)이 접착제(15)가 개재되어 직접 안착되는 다이 패드부(12)와, 상기 반도체 칩(11)은 본딩 와이어(13)가이용되어 와이어 본딩에 의해 연결되는 리드 프레임(14)과, 상기 반도체 칩(11) 및 리드 프레임(14)의 상하면을 밀봉하는 밀봉재(16)를 포함하여 이루어진다.
한편 반도체 칩(11)의 고집적화, 고속화에 따라 반도체 칩(11)과 회로기판(미도시)을 전기적으로 연결하는 반도체 패키지의 리드 프레임(14)이 화인 피치화되어 가고 있고, 반도체 칩(11)의 입, 출력 패드(I/O pad)로부터 회로기판까지의 리드 길이를 단축시켜 반도체 패키지의 전기적 특성을 향상시켜야 할 필요성이 높아지고 있다. 이와 같은 추세에 따라, 상대적으로 리드 길이가 길고 화인 피치로의 한계에 다다른 리드 프레임(14)이 볼 그리드 어레이(Ball Grid Array; 이하, 비지에이(BGA)) 패키지로 전환되고 있다.
이러한 비지에이 패키지가 도 2에 도시되어 있다.
도면을 참조하면, 일반적인 비지에이 패키지는, 반도체 칩(21)이 장착될 수 있도록 소정의 공간이 마련된 곳에 접착제(22)가 도포되고 이 접착제(22) 상에 반도체 칩(21)이 장착된 회로기판(23)과, 상기 반도체 칩(21)과 회로기판(23)의 상면에 형성된 상면 패턴층(24a)과 전기적으로 와이어 본딩되어 연결된 본딩 와이어(25)와, 상기 상면 패턴층(24a)과 회로기판(23)의 하면에 형성된 하면 패턴층(24b)과 전기적으로 연결 가능하도록 형성된 스루홀(26)과, 상기 하면 패턴층(24b)면에 형성된 솔더볼(27)이 각각 구비된다. 그리고 상기 반도체 칩(21)이 회로기판(23)상에서 캡슐화되기 위하여 상기 반도체 칩(21) 상에 액상의 에폭시 몰딩재(28)로 몰딩하며, 상기 에폭시 몰딩재(28)가 퍼지지 않고 상기 반도체 칩(21)의 중앙부를 중심으로 타원형 형태로 고착될 수 있도록 상기 반도체 칩(21)과 소정 거리를 두고 댐(dam, 29)이 구비되어 이루어진다.
그러나 이와 같이 구성된 비지에이 패키지는 제작 난이도가 높고, 가격이 비싸다는 단점을 갖고 있다.
한편 반도체 패키지에 구비되는 반도체 리드 프레임은 반도체 칩과 함께 반도체 패키지를 이루는 핵심 구성요소의 하나로서, 반도체 패키지의 내부와 외부를 연결해 주는 도선(lead)의 역할과 반도체 칩을 지지해 주는 지지체의 역할을 겸한다. 이러한 반도체 리드 프레임은 통상 스템핑 프로세스(Stamping process)와, 에칭 프로세스(Etching process)라는 두 가지 방법에 의해 제조된다.
상기의 스템핑 프로세스는 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 성형하는 것으로서, 이 방법은 주로 반도체 리드 프레임을 대량 생산하는 경우에 적용하는 제조방법이다.
반면에, 상기의 에칭 프로세스는 화학약품을 이용하여 소재의 국소 부위를 부식시킴으로써 제품을 형성하는 화학적 식각방법으로, 이 방법은 반도체 리드 프레임을 소량 생산하는 경우에 주로 적용하는 제조방법이다. 상기한 두 가지 제조방법 중 어느 하나의 방법에 의해 제조되는 반도체 리드 프레임은 기판에 실장되는 형태 등에 따라 다양한 구조가 있다.
그러나 이와 같은 리드 프레임의 제작방법에 있어서, 프레스 타발에 의해 리드 프레임의 제작할 경우, 화인 피치의 한계는 타발 펀치의 폭이 미세해지므로 펀치의 강도가 약해 타발이 불가능해지고, 펀치의 제작도 어렵다는 문제점이 있다. 또한 에칭 방식으로 제작할 경우, 리드 프레임 소재 두께에 제약을 받아 화인 피치구현이 어렵다는 문제점이 또 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 하나의 리드 프레임을 여러 개의 리드 프레임의 조합으로 완성하여 충분한 펀치 폭과 에칭 폭을 얻을 수 있는 피치로 리드를 나누고 개별적으로 리드 프레임을 제작한 후 조합하여 초미세 피치의 리드가 배열된 유에프피엘 패키지를 제공하는데 그 목적이 있다.
그리고 이와 같은 초미세 피치의 리드가 배열될 수 있도록 하는 유에프피엘 패키지 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 패키지를 나타낸 개략적인 단면도.
도 2는 일반적인 비지에이 패키지를 나타낸 개략적인 단면도.
도 3은 본 발명에 따른 유에프피엘 패키지의 개략적인 단면도.
도 4는 도 3의 사시도.
도 5 내지 도 7은 배열 위치가 각각 다른 리드 프레임을 나타낸 평면도.
도 8은 도 5 내지 도 7의 리드 프레임의 배열이 완료된 상태를 보여주는 리드 프레임의 평면도.
도 9는 리드를 지지해 주는 지지판의 평면도.
도 10 내지 도 15는 본 발명에 따른 유에프피엘 패키지의 제조공정을 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
30. 지지판조립체 31. 지지판
32. 접착부재 33. 금속리드
34. 본딩 와이어 35. 밀봉재
36. 반도체 칩 50. 제1리드 프레임
51. 제1리드 52, 62, 72, 312. 로케이션 홀
60. 제2리드 프레임 61. 제2리드
70. 제3리드 프레임 71. 제3리드
311. 절단홀
상기와 같은 목적을 달성하기 위한 본 발명의 유에프피엘 패키지는, 지지판; 상기 지지판의 상면에 구비된 접착부재; 소정의 정보가 저장되고, 상기 접착부재의 상면에 장착되는 반도체 칩; 소정의 피치로 상기 접착부재의 가장자리에 부착되고, 상기 지지판에 의해 지지되며, 상기 지지판의 외부로 돌출된 단부에 벤딩부가 형성된 다수의 금속 리드; 상기 반도체 칩과 상기 금속 리드가 와이어 본딩되어 전기적 접속이 가능하게 하는 본딩 와이어; 상기 반도체 칩, 상기 본딩 와이어가 밀봉되도록 상기 지지판의 상면에 형성된 밀봉재;를 포함하는 것을 그 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 유에프피엘 패키지 제조방법은, (a) 적어도 하나 이상의 프레임에 각각 소정 피치로 위치가 다른 다수의 리드가 형성된 리드 프레임들을 제작하는 단계; (b) 상면에 접착부재가 도포된 소정의지지판에 상기 리드 프레임들중 제1리드가 형성된 제1리드 프레임을 상기 지지판에 위치시켜 상기 제1리드가 상기 접착부재의 가장자리에 부착되도록 하는 단계; (c) 상기 제1리드를 제외한 제1리드 프레임의 나머지를 제거하는 단계; (d) 상기 리드 프레임들중 제2리드가 형성된 제2리드 프레임을 상기 지지판에 위치시켜 상기 제2리드가 상기 제1리드 사이에 부착되도록 하는 단계; (e) 상기 제2리드를 제외한 제2리드 프레임의 나머지를 제거하는 단계; (f) 상기 단계 (d)와 (e)를 반복하여 상기 리드가 상기 접착부재의 가장자리에 부착시켜 완성하는 단계; (g) 상기 리드의 내부의 상기 접착부재의 상면에 소정의 반도체 칩을 부착하고, 상기 리드와 상기 반도체 칩을 본딩 와이어를 이용해 와이어 본딩시키는 단계; (h) 상기 반도체 칩과 본딩 와이어의 상부면을 밀봉하는 단계; (i) 상기 지지판의 가장자리를 제거하는 단계; (j) 상기 리드의 단부를 벤딩하는 단계;를 포함하는 것을 그 특징으로 한다. 본 발명에 있어서, 상기 리드 프레임 및 지지판은 릴 또는 스트립 형태로 형성되고, 상기 리드 프레임 및 지지판의 각 일측에는 상기 리드 프레임이 상기 지지판에 부착되기 위한 기준이 되는 로케이션 홀이 형성되며, 상기 로케이션 홀은 상기 지지판과 상기 리드 프레임에 각각 동일한 위치와 동일한 크기로 형성되는 것이 바람직하다.
여기서, 상기 단계 (c) 및 상기 단계 (e) 다음에 상기 지지판의 외부로 돌출된 상기 각 리드의 단부를 벤딩하는 단계를 더 포함하여 되는 것이 바람직하다.
본 발명에 있어서, 상기 제1리드, 상기 제2리드, 및 상기 제2리드 이후에 부착되는 다른 리드들의 벤딩 위치가 서로 다르게 형성되도록 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 3에는 본 발명에 따른 유에프피엘 패키지의 개략적인 단면도가 도시되어 있다.
도면을 참조하면, 소정의 판부재로 된 지지판(31)의 상면에 소정의 접착부재(32) 예컨대 양면 테이프 또는 접착제가 구비되어 이 접착부재(32) 상면에 소정의 정보가 저장된 반도체 칩(36)이 설치된다. 소정의 피치로 상기 접착부재(32)의 가장자리에 부착되고, 상기 지지판(31)에 의해 지지되며, 상기 지지판(31)의 외부로 돌출된 단부에 벤딩부(331)가 형성된 다수의 금속 리드(33)가 구비된다. 상기 반도체 칩(36)과 상기 금속 리드(33)는 본딩 와이어(34)에 의해 와이어 본딩되어 전기적 접속이 가능하게 한다. 그리고 상기 반도체 칩(36), 본딩 와이어(34)가 밀봉되도록 상기 지지판(31)의 상면에 밀봉재(35)를 도포한다. 특히 상기 금속 리드(33)의 벤딩부(331)의 위치가 도 4에 도시된 바와 같이, 소정의 피치로 각각 다르게 형성된다. 즉, 지그재그 형태로 벤딩된다.
이와 같이 구성된 본 발명에 따른 유에프피엘 패키지는 다음과 같은 제조방법에 의해 제조된다.
도 5 내지 도 7에 도시된 평면도와 같이, 소정의 프레임을 이용하여 각각의 위치가 다르며, 소정의 피치로 일정하게 형성된 다수의 리드들이 형성되도록 리드 프레임을 제작한다. 여기서 도 5 내지 도 7에 각각 도시된 제1, 2, 3리드 프레임(50, 60, 70)들은 하나의 실시예로 도시된 것이지 리드 프레임의 수량은 제한되지 않고, 제작하고자 하는 리드의 개수에 따라 달라질 수 있다. 도 5에 도시된 제1리드 프레임(50)에는 다수의 제1리드(51)가 형성되고, 도 6에 도시된 제2리드(61) 프레임(60)에는 다수의 제2리드(61)가 형성된다. 마찬가지로, 도 7에 도시된 제3리드(71) 프레임(70)에는 다수의 제3리드(71)가 형성된다. 전술한 바와 같이 제3리드(71) 프레임(70) 이외에도 다수의 리드 프레임은 제작될 수 있다. 이와 같은 리드 프레임(50, 60, 70)의 리드(51, 61, 71)들이 각각 배열이 완료된 형태로 도 8에서 보여주고 있다. 각각의 리드에 표기된 번호는 분할시 리드(51, 61, 71)의 번호이다. 이러한 리드 프레임들은 프레스 타발이나, 에칭으로 제작될 수 있다. 그리고 상기 리드 프레임은 릴(reel) 또는 스트립(strip) 형태로 형성된다.
이어서, 도 9에 도시된 바와 같은 상면에 접착부재(32)가 도포되고, 상기 지지판(31)의 최초의 형태인 지지판조립체(30)를 제작한다. 상기 지지판조립체(30)는 상기 리드(51, 61, 71)들이 이 지지판조립체(30)에 부착되어 지지되는 일종의 판재이며, 어떤 특정한 소재에 한정되지 않는다. 예를 들어 회로기판의 소재로 많이 이용되는 비티 레진(BT-resin)이 이용될 수도 있다. 이러한 지지판조립체(30)는 상기 제1, 2, 3리드 프레임(50, 60, 70)과 마찬가지로 릴 또는 스트립 형태로 형성된다.
그리고 상기 접착부재(32)가 도포된 상기 지지판조립체(30)의 외부면 가장자리에는 상기 지지판조립체(30)의 가장자리가 즉, 상기 접착부재(32)가 도포되지 않은 부위가 용이하게 제거될 수 있도록 적어도 하나 이상의 절단홀(311)이 형성된다. 따라서 상기 접착부재(32)는 상기 절단홀(311) 내부에 한정되도록 도포되는것이 바람직하다.
특히 상기 제1, 2, 3리드 프레임(50, 60, 70) 및 지지판조립체(30)의 각 일측에는 상기 리드 프레임(50, 60, 70)이 상기 지지판조립체(30)에 부착되기 위한 기준이 되는 로케이션 홀(312)이 형성된다. 상기 리드 프레임(50, 60, 70)에 각각 형성된 로케이션 홀(52, 62, 72)과, 상기 지지판조립체(30)에 형성된 로케이션 홀(312)은 서로 동일한 위치에 동일한 크기로 형성시키는 것이 바람직하다.
이어서, 도 10에 도시된 바와 같이, 상기 지지판조립체(30)의 로케이션 홀(312)과 제1리드 프레임(50)의 로케이션 홀(52)을 일치시키면서, 상기 1리드(51)가 형성된 제1리드 프레임(50)을 지지판조립체(30)에 위치시켜, 상기 제1리드(51)를 상기 접착부재(32)의 가장자리에 부착시킨다. 그리고 도 11에 도시된 바와 같이, 상기 제1리드(51)를 제외한 나머지의 제1리드 프레임(50)을 제거한다. 이어서, 상기 제2리드(61)가 형성된 제2리드 프레임(60)을 상기 지지판조립체(30)에 위치시켜 상기 제2리드(61)가 상기 제1리드(51) 사이에 부착되도록 하고, 상기 제2리드(61)를 제외한 나머지의 제2리드 프레임(60)을 제거시키다. 그러면, 도 12와 같이 제1, 2리드(51, 61)가 접착부재(32)의 상면에 부착된다.
그리고 상기 제1, 2리드 프레임(50, 60)의 부착방법과 마찬가지로, 제3리드(71)가 형성된 제3리드 프레임(70)을 지지판조립체(30)에 위치시켜 상기 제3리드(71)가 제1, 2리드(51, 61) 사이에 부착되도록 하고, 상기 제3리드(71)를 제외한 나머지의 제3리드 프레임(70)을 제거시키다. 그러면, 도 13과 같이 제1, 2, 3리드(51, 61, 71)가 접착부재(32)의 상면에 부착된다.
이어서, 도 14에 도시된 바와 같이, 상기 제1, 2, 3리드(51, 61, 71)의 내부에 도포된 접착부재(32) 상면에 소정의 반도체 칩(36)을 부착하고, 상기 리드(51, 61, 71)와 상기 반도체 칩(36)을 본딩 와이어(34)를 이용해 와이어 본딩시키는 다이 어태치(die attach) 공정을 실시한다. 그리고 소정의 밀봉재(35)를 이용하여 상기 반도체 칩(36)과 본딩 와이어(34)의 상부면을 밀봉시킨다. 이어서, 상기 절단홀(311)을 기준하여 지지판조립체(30)의 가장자리를 제거하여 도 15에 도시된 바와 같이 형성되도록 한다. 그리고 상기 제1, 2, 3리드(51, 61, 71)의 단부를 벤딩한다. 그러면 도 3에 도시된 바와 같은 유에프피엘 패키지가 제조된다.
한편 각 리드(51, 61, 71)의 초미세 피치로 인하여 유에프피엘 패키지의 회로기판(미도시) 실장의 곤란함을 해결하기 위하여 상기 리드들을 제외한 리드 프레임의 나머지를 제거한 후 리드 프레임의 돌출 단부를 벤딩하는 벤딩공정을 실시할 수도 있다. 이와 같은 공정을 반복하면, 도 4에 도시된 바와 같이 각 리드들이 지그재그 형태로 벤딩된다. 따라서 상기 제1, 2, 3리드(51, 61, 71)의 벤딩 위치는 서로 다르게 형성될 수 있다.
상술한 바와 같은 본 발명에 따른 유에프피엘 패키지 및 그 제조방법은 다음과 같은 효과를 갖는다.
프레스의 펀치 폭이나 에칭 폭에 대한 문제점을 해결할 수 있고, 리드 전체의 폭을 미세하게 제작할 수 있으며, 회로기판 상에 다른 단자와 접속되는 리드의 피치를 미세하게 할 수 있다.
따라서 반도체 패키지의 둘레 길이가 짧아짐에 따라 전체적인 반도체 패키지의 크기가 작아져 리드의 길이는 짧아진다. 즉, 초미세 피치의 리드 배열과 리드 길이의 단축을 이룰 수 있다.
그리고 각 리드들이 지지판에 지지되므로 내구성이 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다.
따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

Claims (3)

  1. (a) 적어도 하나 이상의 리드 프레임에 일정한 간격의 소정 피치로 위치가 다른 다수의 리드가 형성된 각각의 리드 프레임들을 제작하는 단계;
    (b) 상면에 접착부재가 도포되며, 상기 접착부재가 도포된 외부면 가장자리에 적어도 하나 이상의 절단홀이 형성된 소정의 지지판상에 상기 리드 프레임들중 제1리드가 형성된 제1리드 프레임을 위치시켜 상기 제1리드가 상기 접착부재의 가장자리에 부착되도록 하는 단계;
    (c) 상기 제1리드를 제외한 제1리드 프레임의 나머지를 상기 지지판으로부터 제거하는 단계;
    (d) 상기 리드 프레임들중 제2리드가 형성된 제2리드 프레임을 상기 지지판에 위치시켜 상기 제2리드가 상기 제1리드 사이에 부착되도록 하는 단계;
    (e) 상기 제2리드를 제외한 제2리드 프레임의 나머지를 상기 지지판으로부터 제거하는 단계;
    (f) 상기 리드 프레임들중 나머지 리드 프레임에 형성된 리드가 상기 제1,2 리드 다음에 순차적으로 위치가능하도록 상기 과정을 반복하여 상기 접착부재의 가장자리에 리드의 부착을 완성시키는 단계;
    (g) 상기 리드의 내부의 상기 접착부재의 상면에 소정의 반도체 칩을 부착하고, 상기 리드와 상기 반도체 칩을 본딩 와이어를 이용해 와이어 본딩시키는 단계;
    (h) 상기 반도체 칩과 본딩 와이어의 상부면을 밀봉하는 단계;
    (i) 상기 절단홀을 기준으로 하여 상기 지지판의 가장자리를 제거하는 단계; 및
    (j) 상기 리드의 단부를 벤딩하는 단계;를 포함하는 것을 특징으로 하는 유에프피엘 패키지 제조방법.
  2. 제1항에 있어서,
    상기 리드 프레임 및 지지판의 각 일측에는 상호 대응되는 위치에 동일한 크기로 형성되어 상기 리드 프레임이 정위치에서 상기 지지판에 부착가능하도록 기준이 되는 로케이션 홀이 형성되는 것을 특징으로 하는 유에프피엘 패키지 제조방법.
  3. 제1항에 있어서,
    상기 단계 (c),(e),(f) 다음에는 상기 지지판의 외부로 돌출되는 상기 각 리드들의 벤딩 위치가 다르도록 상기 각 리드의 단부를 벤딩하는 단계를 더 포함하여 된 것을 특징으로 하는 유에프피엘 패키지 제조방법.
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