KR100221917B1 - 이층 리드 구조를 갖는 고방열 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서 복수의 본딩패드가 상면에 형성되어 있는 반도체 칩, 그 반도체 칩의 본딩패드 형성면의 반대면인 하면이 부착되어 있으며 그 반도체 칩이 부착된 영역의 외측에 복수의 관통부가 형성된 판상의 히트 스프레더(heat spreader), 그 관통부를 통하여 노출되도록 히트 스프레더의 하면에 부착되어 있는 하부 리드, 관통부 외측의 히트 스프레더 상면에 부착되어 있는 상부 리드, 상부 리드와 그에 대응되는 본딩패드를 전기적으로 연결시키고 하부리드와 그에 대응되는 본딩패드를 히트 스프레더의 관통부를 통하여 전기적으로 연결시키는 본딩 와이어, 그리고 반도체 칩과 히트 스프레더 및 전기적 연결부위를 봉지하는 패키지 몸체로 이루어진 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지와 그의 제조 방법을 제공하여 실장되는 리드 수를 최대한으로 늘려 실장 밀도를 증가시키고 열방출 효과를 향상시킬 수 있다.

Description

이층 리드 구조를 갖는 고방열 반도체 패키지 및 그의 제조 방법 (semiconductor package having two lead layers and method for manufacturing thereof)
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세 하게는 관통부가 형성된 열 방출용 히트 스프레더(geat spreader)를 내장한 이층(two layer) 리드(lead) 구조를 갖는 고방열 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 반도체 칩을 탑재하는 전자 제품 및 전자부품의 소형화가 급격하게 이루어지고 있으며, 반도체 칩 기능의 고속화와 다기능화가 진행되고 있다. 이에 따라 반도체 칩은 자연적으로 반도체 칩 동작시 열을 수반하게 된다. 반도체 칩에서 발생하고 있는 열을 효과적으로 방출시키는 것이 최근 반도체 패키지에 있어서 중요한 문제로 다루어지고 있으며, 많은 형태의 열 방출형 반도체 패키지들이 개발되고 있다.
일반적으로 종래 기술에 의한 고발열(高發熱) 반도체 칩을 탑재하는 반도체 패키지는 주로 핀(pin) 수가 적은 DIP(dual inline package) 또는 SIP(single inline package) 형태등의 핀 삽입형 반도체 패키지가 주류를 이루고 있었다. 그러나, 최근에는 다핀 QFP(quad flat package) 형태등의 표면 실장형 형태(surface mount type)의 반도체 패키지 형태에 그 적용이 확대되고 있다.
또한, 다핀화를 실현하기 위하여 반도체 패키지의 외부 리드 간격을 줄여 그 외부 리드 피치 간격이 0.5mm이하로 협소해짐에 따라 리드와 리드 사이를 전기적으로 분리시키는 트림(trim)공정에서 불량 발생률이 높고, 트림 공정을 실시하기 위한 트림장치가 고가이기 때문에 반도체 패키지 제작 비용을 상승시키는 단점을 가지고 있다.
반도체 칩을 인쇄 회로 기판 또는 전자 기기등에 실장하는 실장 기술에 있어서, 연구개발 차원에서는 리드와 리드 사이의 리드 피치가 0.3mm까지 가능한 것으로 알려져 있으나 이를 대량 생산에 적용하는 데는 문제점이 있다. 그래서, 반도체 패키지의 리드 피치가 0.5mm인 반도체 패키지로 양산이 이루어지고 있으며, 일부 반도체 패키지에서 0.4mm의 리드 피치가 적용되고 있다.
또한, 볼 그리드 어레이(ball grid array) 패키지는 동일 면적에서 QFP 패키보다 실장 밀도가 높아 상당히 많이 활용되고 있으나, 이는 볼 그리드 어레이 패키지 제조를 위한 새로운 공정 및 장치가 필요하고 또한 생산 수율이 낮고 제조 단가가 높은 단점을 갖고 있다.
따라서, 본 발명의 목적은 동일한 면적을 갖는 반도체 패키지에서 다핀화가 가능하고 고방열 특성을 수반하는 반도체 패키지 및 그의 제조 방법을 제공하고, 기존의 반도체 패키지를 제조하는 장치 및 공정을 이용할 수 있는 저가의 소형, 다핀화 및 고방열이 가능한 반도체 패키지의 구조 및 제조 방법을 제공하는데 있다.
제1도는 본 발명에 의한 관통부가 형성된 히트 스프레더(geat spreader)를 나타나는 사시도.
제2도는 제1도의 I-I선을 따라 자른 단면도.
제3도는 히트 스프레더 하면에 제2접착제가 접착된 모양을 나타내는 단면도.
제4도는 제3도의 제2접착제에 하부 리드가 접착된 모양을 나타내는 단면도.
제5도는 제4도의 하부 리드가 히트 스프레더의 외곽에 대응되도록 절단된 모양을 나타내는 단면도.
제6도는 제5도의 히트 스프레더 상면에 제1접착제가 접착된 모양을 나타내는 단면도.
제7도는 제6도의 제1접착제에 상부 리드가 접착된 모양을 나타내는 단면도.
제8도는 제1접착제 중앙부에 반도체 칩이 접착되고, 하부 리드와 상부 리드에 와이어 본딩(wire bonding)이 이루어진 모양을 나타내는 단면도.
제9도는 본 발명에 의한 반도체 패키지를 나타내는 단면도.
제10도는 본 발명에 의한 반도체 패키지를 나타내는 평면도.
제11도는 본 발명에 의한 반도체 패키지를 나타내는 저면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 히트 스프레더(heat spreader) 20 : 관통부
30 : 제2접착제 40 : 하부 리드
50 : 제1접착제 60 : 상부 리드
70 : 반도체 칩 80 : 와이어
90 : 패키지 몸체 100 : 반도체 패키지
상기 목적을 달성하기 위하여 복수의 본딩패드가 상면에 형성되어 있는 반도체 칩, 그 반도체 칩의 본딩패드 형성면의 반대면인 하면이 부착되어 있으며 그 반도체 칩이 부착된 영역의 외측에 복수의 관퉁부가 형성된 판상의 히트 스프레더, 그 관통부를 통하여 노출되도록 히트 스프레더의 하면에 부착되어 있는 하부 리드, 관통부 외측의 히트 스프레더 상면에 부착되어 있는 상부 리드, 상부 리드와 그에 대응되는 본딩패드를 전기적으로 연결시키고 하부리드와 그에 대응되는 본딩패드를 히트 스프레더의 관통부를 통하여 전기적으로 연결시키는 본딩 와이어, 그리고 반도체 칩과 히트 스프레더 및 전기적 연결부위를 봉지하는 패키지 몸체로 이루어진 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체에 패키지를 제공한다.
또한, 상기 목적을 달성하기 위하여 (a)복수의 슬롯 형태의 관통부가 가장자리 부분에 형성된 히트 스프레더를 준비하는 단계, (b) 히트 스프레더의 하면에 제2접착제를 접착하는 단계, (c)관통부 외측의 히트 스프레더 하면에 관통부를 통하여 노출되도록 하부 리드를 부착하는 단계, (d) 히트 스프레더의 외곽으로 노출된 하부 리드를 절단하는 단계, (e) 히트 스프레더의 상면에 제1접착제를 접착하는 단계, (f) 히트 스프레더의 상면에 상부 리드를 부착하는 단계, (g) 제1접착제 상면에 복수의 본딩패드가 상면에 형성된 반도체 칩을 부착하는 단계, (h) 하부 리드와 그에 대응되는 본딩패드가 히트 스프레더의 관통부를 통하여 전기적으로 연결되도록하고 상부 리드와 그에 대응되는 본딩패드가 전기적으로 연결되도록 와이어 본딩(wire bonding)시키는 단계, (i) 반도체 칩을 포함하는 전기적 연결부위를 봉지하여 하부 리드의 일측면이 노출되도록 성형하는 단계를 포함하는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법을 제공한다.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제1도는 본 발명에 의한 관통부가 형성된 히트 스프레더를 나타내는 사시도.
제2도는 제1도의 I-I선을 따라 자른 단면도.
제3도는 히트 스프레더 하면에 제2접착제가 접착된 모양을 나타내는 단면도.
제4도는 제3도의 제2접착제에 하부 리드가 접착된 모양을 나타내는 단면도.
제5도는 제4도의 하부 리드가 히트 스프레더의 외곽에 대응되도록 절단된 모양을 나타내는 단면도.
제6도는 제5도의 히트 스프레더 상면에 제1접착제가 접착된 모양을 나타내는 단면도.
제7도는 제6도의 제1접착제에 상부 리드가 접착된 모양을 나타내는 단면도.
제8도는 제1접착제 중앙부에 반도체 칩이 접착되고, 하부 리드와 상부 리드에 와이어 본딩이 이루어진 모양을 나타내는 단면도.
제9도는 본 발명에 의한 반도체 페키지를 나타내는 단면도.
제10도는 본 발명에 의한 반도체 패키지를 나타내는 평면도.
제11도는 본 발명에 의한 반도체 패키지를 나타내는 저면도이다.
우선 본 발명을 달성하기 위한 방법을 개략적인 도면을 참조하여 순차적으로 설명하고자 한다.
제1도와 제2도를 참조하면, 먼저 소정의 크기를 갖는 슬롯 형태의 복수의 관통부(20)가 가장자리 부분에 형성된 히트 스프레더(10)를 준비한다. 여기서 관통부(20)는 슬롯 형태인 것이 도시되어 있으나, 관통홀 형태를 이루도록 하는 것도 가능하다. 그리고, 히트 스프레더(10)는 일반적인 구리, 구리 합금 또는 알루미늄(aluminum)등의 열전도도가 좋은 금속 재질로 구성될 수 있고, 슬롯 또는 관통홀 형태의 광통부(20)는 히트 스프레더(10) 제작시 일반적인 펀칭(punching) 또는 에칭(etching) 방법에 의하여 형성할 수 있다. 히트 스프레더(10)는 반도체 칩이 탑제될 수 있는 장착부와, 반도체 칩이 탑재되지 않는 외곽부로 구분될 수 있으며, 슬롯 또는 관통홀 형태의 관통부는 장착부에 인접하도록 외곽부에 형성한다.
히트 스프레더(10)에 형성되는 슬롯 형태의 관통부(20)의 크기와 위치는 그 히트 스프레더(10)에 실장될 반도체 칩의 크기와 본딩패드의 위치에 따라 결정된다. 예를 들면, QFP 형태의 반도체 패키지에 적용할 경우 사각 형상의 히트 스프레더(10)의 주변 외곽 4면에 각각 본딩패드와 대응되는 슬롯 형태의 관통부(20)가 형성되도록 하고, 그 관통부(20)의 장변 길이는 본딩패드와 대응되는 길이로 형성되며, 그 관통부(20)의 단변의 길이는 추후 와이어 본딩 장치의 캐필러리가 충분히 들어갈 수 있도록 3mil 내지 4mil의 길이가 되도록 한다.
제3도를 참조하면, 다음에, 히트 스프레더(10)의 하면에 관통부(20)가 노출되도록 제2접착제(30)를 접착시킨다. 제2접착제(30)는 고분자 계열의 전기 절연성이 우수한 재료인 폴리이미드(polyimide) 또는 에폭시(epoxy) 접착제를 사용할 수 있다. 또한, 제2접착제(30)는 반도체 패키지 공정에서 일반적으로 사용되고 있는 양면 접착 테이프(tape)를 사용할 수도 있으며, 주로 양면 접착 테이프로는 전기 절연성이 우수한 폴리이미드 테이프를 사용할 수도 있다.
여기서, 제2접착제(30)는 액상의 접착제를 히트 스프레더(10) 하면에 도포시킴으로서 형성된 것이다. 즉, 패이스트(paste) 상태의 접착제를 도포한 다음 열 경화시킴으로서 제2접착제(30)가 형성된다. 전기 절연성을 갖는 제2접착제(30)로 열 전도성이 우수한 접착재료를 사용하면 반도체 칩에서 발생하는 열을 히트 스프레더(10)에 신속하게 전달할 수 있다. 제2접착제(30)는 공지 기술로 널리 알려진 방법 및 기존의 공정에서 사용하고 있는 장치를 이용하여 히트 스프레더(10) 하면에 형성한다.
제4도를 참조하면, 다음에 히트 스프레더(10) 하면에 접착된 제2접착제(30)하면에 하부 리드(40)를 부착시킨다. 하부 리드(40)는 일반적으로 반도체 피키지 제조에 사용되고 있는 금속 재질의 리드이다. 하부 히드(40)는 양면 접착성을 갖는 제2접착제(30) 하면에 접착되며, 히트 스프레더(40)의 관통부(20)를 지나도록 부착된다. 여기서 하부 리드(40)는 반도체 패키지 제조에서 리드 프레임 형태로 제공되는 리드이다. 하부 리드(40)의 길이는 히트 스프레더(10)의 관통부(20)를 지나도록 충분한 길이를 갖도록 한다. 즉, 하부 리드(40)가 관통부(20)을 지나가도록 하여 관통부(20)를 통하여 히트 스프레더(10)의 상부에서 보았을 때 하부 리드(40)가 노출되도록 한다.
제5도를 참조하면, 다음에 히트 스프레더(10)의 외곽으로 노출된 하부 리드(40)를 절단시킨다. 반도체 조립 공정에서 일반적으로 사용되고 있는 리드 절단기를 이용하여 히트 스프레더(10)의 외곽으로 벗어난 부분을 절단할 수 있다.
제6도를 참조하면, 다음에 히트 스프레더(10)의 상면에 관통부(20)가 노출되도록 하여 제1접착제(50)를 접착한다. 제1접착제(50)는 전기 절연성의 접착제로서, 액상의 접착제를 히트 스프레더(10)의 상면에 도포시켜 형성할수 있다. 즉, 페이스트 상태의 접착제를 도포한 다음 열 경화시켜 형성할 수 있다. 제1접착제(50)는 반도체 패키지 공정에서 일반적으로 사용되고 있는 양면 접착 테이프(tape)를 사용할 수도 있으며, 주로 양면 접착 테이프로는 전기 절연성이 우수한 폴리이미드 테이프를 사용할 수 있다.
제7도를 참조하면, 다음에 히트 스프레더(10) 상면에 접착된 제1접착제(50)상에 상부 리드(60)를 접착시킨다. 상부 리드(60)는 금속 재질의 리드 프레임의 리드이다. 이는 일반적인 반도체 패키지 조립 공정에서 사용되고 있는 리드 프레임 형태로 제공되는 리드이며, 제1접착제(50) 상면에 접착되는 부분이 본딩패드와 전기적으로 연결되는 내부 리드와 추후에 성형 공정에서 패키지 몸체 외부로 노출되어 절단 및 절곡되는 외부 리드로 구분할 수있다. 이는 공지 기술로 알려진 리드 온 칩(lead in chip : LOC) 패키지에서 내부 리드가 반도체 칩의 상면에 접착되는 방법과 유사한 방법으로 제1접착제(50)상면에 상부 리드(60)를 접착할 수 있다. 또한 리드의 형상 및 리드 피치는 현재 사용되고 있는 반도체 패키지의 형태에 따라 알맞는 리드를 선택하여 사용할 수있다.
제8도를 참조하면, 다음에 히트 스프레더(10) 상면의 제1접착제(50)위에 복수 개의 본딩패드(도면에 도시 안됨)가 형성된 반도체 칩(70)을 부착하고, 그 본딩패드들과 그에 대응되는 상부 리드(60)와 하부 리드(40)를 와이어(80)에 의해 전기적으로 연결시킨다. 여기서 도면에 표시 되지는 않았지만 상부 리드(60)와 하부 리드(40)는 평면상에서 보았을 때 상부 리드(60)와 하부 리드(40)가 서로 엇갈려 있는 지그재그(zigzag) 형태로 배치되도록 한다. 즉, 반도체 칩(70)이 접착된 히트 스프레더(10)의 상부에서 보면 히트 스프레더(10)의 관통부(20)로 노출된 하부 리드(40)와 상부 리드(60)가 서로 엇갈린 지그재그 형태로 배치되어 있도록 한다. 이는 각각의 상부 리드(60)와 하부 리드(40)에 와이어 본딩이 가능함을 의미한다.
또한, 상부 리드(60)와 본딩패드간의 전기적 연결은 통상적인 와이어 본딩공정을 진행하여 와이어(80)로 연결하고, 본딩패드와 하부 리드(40)간의 전기적인 연결을 히트 스프레더(10)의 관통부(20)로 노출된 부분의 하부 리드(40)와 본딩패드간을 와이어(80)로 연결한다. 이를 실현하기 위한 방법으로는 먼저 상부 리드(60)와 본딩패드간의 와이어 본딩 공정을 실시한 다음 하부 리드(40)와 본딩패드간을 와이어 본딩 하는 등의 기존의 와이어 본딩 장치의 작동 프로그램을 수정하여 진행할 수 있다. 이와 같은 방법을 통하여 반도체 칩(70)의 본딩패드와 그에 대응되는 하부 리드(40)와 상부 리드(60)를 전기적으로 연결할 수있다.
제9도를 참조하면, 반도체 칩(70)의 부착과 와이어 본딩이 완료된 상태의 결과물에 몰딩(molding)공정을 진행하여 반도체 칩(70)을 포함하는 전기적 연결부위를 봉지하고 하부 리드(40)의 일부가 패키지 몸체(90) 외부로 노출되도록 한다. 상부 리드(60)는 실장에 알맞도록 성형시킨다.
몰딩 공정은 플라스틱(plastic) 계열의 성형 수지로 반도체 칩을 포함하는 전기적 연결 부위를 봉지하는 반도체 패키지 공정을 이용하여 형성할 수 있다. 이하 외부로 돌출된 상부 리드(60)는 절단 및 절곡 공정을 거쳐 실장에 알맞는 형태로 가공시킨다. 여기서, 상부 리드(60)는 절곡하여 하부 리드(40)와 동일한 높이를 갖도록 하여 반도체 패키지를 실장할 때 상부 리드(60)와 패키지 몸체(90) 하면에 노출된 하부 리드(40)가 동시에 외부 기기 등에 실장될 수 있도록 한다.
본 발명에 의한 이층 리드 구조를 갖는 고방열 반도체 패키지의 구조를 도9를 참조하여 설명하면, 복수 개의 본딩패드(도면에 도시안됨)를 갖는 반도체 칩(70)이 있고, 판 형상의 히트 스프레더(10) 외곽 주변에 복수 개의 슬롯 형태의 관통부(20)가 소정 형상으로 형성되어 있다. 히트 스프레더(10)의 상면에는 관통부(20)가 노출되도록 하여 제1접착제(50)가 접착되어 있고, 그 히트 스프레더(10)의 하면에는 관통부(20)에 노출되도록 제2접착제(50)가 접착되어 있다.
그리고 제2접착제(30) 하면에는 복수 개의 하부 리드(40)가 접착되어 있고, 제1접착제(50) 상면에는 복수 개의 상부 리드(60)가 접착되어 있으며, 반도체 칩(70)이 제1접착제(50) 상부면 중앙부에 접착 고정되고, 상부 리드(60)와 하부 리드(40)가 그에 대응되는 본딩패드들과 와이어(80)에 의해 전기적으로 연결되어 있다. 그리고 반도체 칩(70), 와이어(80) 및 전기적 연결 부위가 패키지 몸체(90)로 봉지되어 있고, 하부 리드(40)의 일부 저면이 패키지 몸체(90)로부터 노출되어 있다.
제10도와 제11도를 참조하면, 본 발명에 의한 반도체 패키지(100)는 도10에서와 같이 상부 리드(60)와 상부 리드 사이의 리드 피치 B를 일반적인 파인 피치인 0.5mm 또는 그 이상으로 형성할 수 있다. 그리고 본 발명에 의한 반도체 패키지(100)는 도11에서와 같이 하부 저면에 일부 노출된 하부 리드(40)들이 리드 피치A로 이격되어 있다. 하부 리드 피치 A 또한 0.5mm 또는 그 이상으로 형성할 수 있다. 여기서, 리드 피치 A 와 B를 동일한 간격으로 형성되도록 하면 하부 리드(40)와 근접한 상부 리드(60)의 피치 C를 리드 피치A 또는 B보다 절반정도 작은피치로 형성 할 수 있다. 그러므로, 동일한 패키지 몸체를 갖는 반도체 패키지에서 하부 리드와 상부리드의 피치를 0.25mm 내지 0.4mm로 형성할 수 있어 종래 기술에 의한 리드 피치 한계를 극복 할 수 있다.
한편, 본 발명은 QFP형태의 반도체 패키지 뿐만이 아니라 다른 형태를 갖는 표면 실장형 반도체 패키지 형태에도 적용이 가능하다. 그리고 도면에는 도시하지 않았지만 외부 리드의 모양을 "J"자 형 등의 다른 모양으로도 형성할 수 있으며, 결과적으로 다핀화 및 파인 피치를 이루게 하고, 열방출이 우수한 칩 스케일 패키지 형태의 반도체 패키지의 제공을 가능하게 한다.
이상과 같은 본 발명에 의한 이층 리드 구조를 갖는 고방열 반도체 패키지는 동일한 반도체 패키지 몸체를 갖는 플라스틱 패키지의 구조에 비하여 리드 수를 최대한으로 할 수 있어 실장 밀도를 증가시킬 수 있으며, 히트 스프레더를 내장하고 있어 열방출 효과가 우수한 이점이 있다.
또한 기존의 플라스틱 패키지 제조 공정에서 사용되고 있는 장치들을 이용하여 형성할 수 있어 새로운 장치의 추가 설치 및 제조 공정을 변화시키지 않고 고밀도 실장이 가능한 반도체 패키지를 제작 할 수 있어 비용 절감의 이점이 있다.

Claims (16)

  1. 복수의 본딩패드가 상면에 형성되어 있는 반도체 칩; 상기 반도체 칩의 본딩패드 형성면의 반대면인 하면이 부착되어 있으며, 상기 반도체 칩이 부착된 영역의 외측에 복수의 관통부가 형성된 판상의 히트 스프레더; 관통부를 통하여 노출되도록 상기 히트 스프레더의 하면에 부착되어 있는 하부 리드; 관통부 외측의 상기 히트 스프레더 상면에 부착되어 있는 상부 리드; 상기 상부 리드와 그에 대응되는 본딩패드를 전기적으로 연결시키고, 상기 하부 리드와 그에 대응되는 본딩패드를 상기 히트 스프레더의 관통부를 통하여 전기적으로 연결시키는 본딩 와이어; 및 상기 반도체 칩과 상기 히트 스프레더 및 전기적 연결부위를 봉지하는 패키지 몸체를 포함하는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  2. 제1항에 있어서, 상기 성형 수지는 상기 하부 리드의 저면을 노출시키도록 형성되는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  3. 제1항에 있어서, 상기 관통부는 슬롯 형상으로 형성되는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  4. 제1항에 있어서, 상기 관통부는 홀 형상으로 형성되는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  5. 제1항에 있어서, 상기 제2접착제가 전기 절연성 접착제인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  6. 제5항에 있어서, 상기 제2접착제가 양면 접착용 폴리이미드 테이프인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  7. 제1항에 있어서, 상기 제1접착제가 전기 절연성 접착제인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  8. 제7항에 있어서, 상기 제1접착제가 양면 접착용 폴리이미드 테이프인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  9. 제1항에 있어서, 상기 상부 리드와 하부 리드가 지그재그 형태로 배역되어 있는 것을 특징으로 하는 이층 구조를 갖는 고방열 반도체 패키지.
  10. 제9항에 있어서, 상기 지그재그로 배치된 상부 리드와 하부 리드의 피치가 0.25mm 내지 0.4mm로 형성되는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  11. 제1항에 있어서, 상기 관통부의 단방향의 길이가 3mil 내지 4mil 로 형성되는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지.
  12. (a) 슬롯 형태의 복수의 관통부가 가장자리 부분에 형성된 히트 스프레더를 준비하는 단계; (b) 히트 스프레더의 하면에 제2접착제를 접착하는 단계; (c) 관통부 외측의 히트 스프레더 하면에 관통부를 통하여 노출되도록 하부 리드를 부착하는 단계; (d) 히트 스프레더의 외곽으로 노출된 하부 리드를 절단하는 단계; (e) 히트 스프레더의 상면에 제1접착제를 접착하는 단계; (f) 히트 스프레더의 상면에 상부 리드를 부착하는 단계; (g) 제1접착제 상면에 복수의 본딩패드가 상면에 형성된 반도체 칩을 부착하는 단계; (h) 하부 리드와 그에 대응되는 본딩패드가 히트 스프레더의 관퉁부를 통하여 전기적으로 연결되도록 하고, 상부 리드와 그에 대응되는 본딩패드가 전기적으로 연결되도록 화이어 본딩시키는 단계; 및 (i) 반도체 칩을 포함하는 전기적 연결부위를 봉지하여 하부 리드의 일측면이 노출되도록 성형하는 단계; 를 포함하는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법.
  13. 제12항에 있어서, 상기 (f)단계의 상부 리드를 상기 하부 리드와 엇갈리도록 지그 재그 형태로 접착하는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법.
  14. 제12항에 있어서, 상기 (h)단계가 ① 상부 리드와 대응되는 본딩패드를 와이어로 연결하는 단계, ② 상기 슬롯을 통하여 노출된 상기 하부 리드를 대응되는 본딩패드를 와이어로 연결하는 단계로 이루어지는 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법.
  15. 제12항에 있어서, 상기 제1접착제가 양면 접착 폴리이미드 테이프인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법.
  16. 제12항에 있어서, 상기 제2접착제가 양면 접착 폴리이미드 테이프인 것을 특징으로 하는 이층 리드 구조를 갖는 고방열 반도체 패키지의 제조 방법.
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