KR20030076199A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20030076199A
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lead
semiconductor chip
terminal
semiconductor device
leads
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KR1020020080967A
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이또후지오
스즈끼히로미찌
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 다핀 QFN(Quad Flat Non-leaded package)의 실장 신뢰성을 향상시킨다. 또한 다핀 QFN의 제조 비용을 저감하는 것을 과제로 한다.
QFN(1)의 패키지를 구성하는 밀봉체(3)의 중앙부에는 반도체 칩(2)을 탑재한 다이패드부(4)가 배치되어 있다. 다이패드부(4)의 주위에는 복수개의 리드(5)가 다이패드부(4)를 둘러싸도록 배치되어 있다. 이들 리드(5)의 일단부측(5a)은 Au 와이어(6)를 거쳐서 반도체 칩(2)의 주면의 본딩 패드와 전기적으로 접속되어 있으며, 타단부측(5c)은 밀봉체(3)의 측면에서 종단하고 있다. 밀봉체(3)의 이면에는 복수개의 리드(5)의 각각의 일부를 프레스로 절곡 형성한 외부 접속용 단자(5d)가 외측으로 돌출되어 있으며, 단자(5d)의 표면에는 땜납층(9)이 형성되어 있다.

Description

반도체 장치 및 그 제조 방법 {Semiconductor Device and Method of Manufacturing the Same}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 수지 밀봉형 반도체 장치의 다핀화에 적용하면 유효한 기술에 관한 것이다.
리드 프레임에 탑재된 반도체 칩을 몰드 수지로 이루어지는 밀봉체에 의해 밀봉한 수지 패키지의 일종으로 QFN(Quad Flat Non-leaded package)이 있다.
QFN은 본딩 와이어를 거쳐서 반도체 칩과 전기적으로 접속되는 복수의 리드의 각각의 일단부를 밀봉체의 외주부 이면(하면)으로부터 노출시켜 단자를 구성하고, 상기 단자의 노출면과는 반대측의 면, 즉 밀봉체의 내부 단자면에 본딩 와이어를 접속하여 상기 단자와 반도체 칩을 전기적으로 접속하는 구조로 되어 있다. 그리고, 이들 단자를 배선 기판의 전극(풋 프린트)에 납땜함으로써 실장된다. 이 구조는 리드가 패키지(밀봉체)의 측면으로부터 횡방향으로 연장되어 단자를 구성하는 QFP(Quad Flat Package)에 비해 실장 면적이 작아진다는 이점을 구비하고 있다.
상기 QFN에 대해서는, 예를 들어 일본 특허 공개 제2001-189410호 공보나 특허 제3072291호 등에 기재가 있다.
그렇지만, 이와 같은 QFN은 반도체 칩에 형성되는 LSI의 고기능화, 고성능화에 수반하여 단자수를 증가(다핀화)하려고 하면, 다음과 같은 문제가 생긴다.
즉, 전술한 바와 같이 QFN은 밀봉체의 이면에 노출되는 단자면과는 반대측의 면에 본딩 와이어를 접속하기 때문에, 단자 피치와 리드의 본딩 와이더 접속 부위의 피치가 동일해진다. 또, 단자 면적은 실장시 실뢰성을 확보하기 위한 소정의 면적이 필요하기 때문에 지나치게 작게할 수 없다.
따라서, 패키지 사이즈를 그다지 바꾸지 않고 다핀화를 도모하려고 한 경우, 단자수를 그만큼 늘릴 수가 없으므로 대폭적인 다핀화가 가능하지 않다. 한 편, 패키지 사이즈를 크게 하여 다핀화를 도모하려고 하면, 반도체 칩과 본딩 와이어 접속 부위의 거리가 길어지며, 본딩 와이어 길이가 길어져 버리기 때문에, 와이어 본딩 공정이나 수지 몰드 공정에서 근접한 와이어끼리 쇼트하는 등의 문제가 생기고, 제조 수율이 저하되어 버린다.
또한, 제조 비용을 낮출 목적으로 반도체 칩을 수축시킨 경우에도, 반도체 칩과 본딩 와이어 접속 부위와의 거리가 길어지고, 본딩 와이어의 접속이 가능하지 않게 된다는 문제도 발생한다.
또한, 패키지 사이즈를 크게 하여 다핀화를 도모하려고 하면, 패키지의 휘어짐도 커지기 때문에, 패키지를 배선 기판에 실장한 후 온도 사이클 등에 의해 특히 패키지의 주변부에 위치하는 단자와 배선 기판의 접속 수명이 짧아진다는 문제도 발생한다.
본 발명의 목적은 QFN의 실장 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 QFN의 제조 비용을 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은 QFN의 다핀화를 추진할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 확실해질 것이다.
도1은 본 발명의 일 실시 형태인 반도체 장치의 외관(표면측)을 도시하는 평면도.
도2는 본 발명의 일 실시 형태인 반도체 장치의 외관(이면측)을 도시하는 평면도.
도3은 본 발명의 일 실시 형태인 반도체 장치의 내부 구조(표면측)를 도시하는 평면도.
도4는 본 발명의 일 실시 형태인 반도체 장치의 내부 구조(이면측)를 도시하는 평면도.
도5는 본 발명의 일 실시 형태인 반도체 장치의 단면도.
도6은 본 발명의 일 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 전체 평면도.
도7은 도6에 도시하는 리드 프레임의 제조 방법을 도시하는 요부 단면도.
도8은 도6에 도시하는 리드 프레임의 제조에 이용하는 프레임 금형의 상부형을 도시하는 요부 평면도.
도9는 도6에 도시하는 리드 프레임의 제조에 이용하는 프레스 금형의 하부형을 도시하는 요부 평면도.
도10은 도8 및 도9에 도시하는 프레스 금형을 이용한 단자의 형성 방법을 도시하는 요부 단면도.
도11은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 단면도.
도12는 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 반도체 칩 접착 후의 리드 프레임의 요부 평면도.
도13은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 개략도.
도14는 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 와이어 본딩 후의 리드 프레임의 요부 평면도.
도15는 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 몰드 금형 및 리드 프레임의 요부 단면도.
도16은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 몰드 금형 및 리드 프레임의 요부 단면도.
도17은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 평면도.
도18은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 몰드 금형(상부형)과 리드 프레임과의 접촉 부분을 도시하는 평면도.
도19는 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 몰드금형의 게이트 위치와 캐비티에 주입되는 수지의 흐르는 방향을 모식적으로 도시하는 평면도.
도20은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 몰드 금형 및 리드 프레임의 요부 단면도.
도21은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 전체 평면도.
도22는 도21의 X-X' 선에 따르는 리드 프레임의 단면도.
도23은 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 평면도.
도24는 본 발명의 일 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 단면도.
도25는 본 발명의 다른 실시 형태인 반도체 장치의 제조에 이용하는 리드 프레임의 요부 평면도.
도26은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 단면도.
도27은 본 발명의 다른 실시 형태인 반도체 장치의 요부 단면도.
도28은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시하는 프레스 금형 및 리드 프레임의 요부 단면도.
도29는 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 도시하는 리드 프레임의 요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : QFN
2 : 반도체 칩
3 : 밀봉체
4 : 다이패드부
5 : 리드
5a : 리드의 일단부측
5b : 현수 리드
5c : 리드의 타단부측
5d : 단자
6 : Au 와이어
7 : 본딩 패드
9 : 땜납층
10 : 금속판
11 : Ag 도금층
12 : 칩 지지체
30 : 지그
31 : 홈
40 : 몰드 금형
40A : 상부형
40B : 하부형
41 : 수지 시트
42 : 배기구
50 : 프레스 금형
50A : 상부형
50B : 하부형
51 : 펀치
52 : 다이
53 : 돌기
54 : 볼록부
d : 단자 직경
G1내지 G16: 게이트
C1내지 C24: 게이트
DC1내지 DC8: 더미 캐비티
LF : 리드 프레임
P1: 단자간 피치(동일 열)
P2: 단자간 피치(다른 열)
P3: 리드 일단부측 선단부 피치
s : 굽힘량
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 장치는 반도체 칩과, 상기 반도체 칩이 탑재된 다이패드부와, 상기 반도체 칩 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 다이패드부, 상기 복수의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉체를 갖고, 상기 복수의 리드는 상기 반도체 칩에 가까운 일단부측의 피치가 상기 일단부측과는 반대측에 위치하는 타단부측의 피치보다도 작아지도록 형성되고, 상기 복수의 리드의 각각에는 그 일부를 프레스로 절곡 가공함으로써 상기 밀봉체의 이면으로부터 외부로 돌출시킨 단자가 선택적으로 설치되어 있는 것이다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 금속판을 프레스 성형함으로써, 상기 다이패드부와 상기 복수의 리드를 포함하는 패턴을 반복 형성하고, 상기 복수의 리드의 각각의 일면에, 상기 일면에 대해 수직인 방향으로 돌출하는 단자를 형성한 리드 프레임을 준비하는 공정과,
(b) 상기 리드 프레임에 형성된 상기 복수의 다이패드부의 각각에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드의 일부를 와이어에 의해 결선하는 공정과,
(c) 상부형과 하부형을 갖는 금형을 준비하고, 상기 하부형의 표면을 수지 시트로 피복시킨 후, 상기 수지 시트 상에 상기 리드 프레임을 적재하고, 상기 리드의 일면에 형성된 상기 단자와 상기 수지 시트를 접촉시키는 공정과,
(d) 상기 수지 시트 및 상기 리드 프레임을 상기 상부형과 상기 하부형으로 사이에 끼우고, 상기 단자의 선단 부분을 상기 수지 시트 내에 침입시키는 공정과,
(e) 상기 상부형과 상기 하부형 사이의 간극에 수지를 주입함으로써, 상기 반도체 칩, 상기 다이패드부, 상기 리드 및 상기 와이어가 밀봉되는 동시에, 상기 단자가 외측에 돌출된 복수의 밀봉체를 형성한 후, 상기 리드 프레임을 상기 금형으로부터 취출하는 공정과,
(f) 상기 리드 프레임을 절단함으로써, 상기 복수의 밀봉체를 개편화(個片化)하는 공정.
(발명의 실시 형태)
이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또, 이하의 실시 형태에서는 특히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙으로 하여 반복하지 않는다.
(실시 형태 1)
도1은 본 실시 형태의 QFN의 외관(표면측)을 도시하는 평면도, 도2는 QFN의 외관(이면측)을 도시하는 평면도, 도3은 QFN의 내부 구조(표면측)를 도시하는 평면도, 도4는 QFN의 내부 구조(이면측)를 도시하는 평면도, 도5는 QFN의 단면도이다.
본 실시 형태의 QFN(1)은 1개의 반도체 칩(2)을 수지로 이루어지는 밀봉체(3)에 의해 밀봉한 표면 실장형의 패키지 구조를 가지고 있으며, 그 외형 치수는 예를 들어 세로 × 가로 = 12㎜ ×12㎜, 두께 = 1.0㎜이다.
반도체 칩(2)은 금속제의 다이패드부(4) 상에 탑재된 상태로 밀봉체(3)의 중앙부에 배치되어 있다. 이 반도체 칩(2)의 한 변의 사이즈는 예를 들어 4㎜이다. 다이패드부(4)는 예를 들어 한 변의 사이즈가 4㎜ 내지 7㎜의 범위 내에 있는 복수 종류의 반도체 칩(2)을 탑재 가능하게 하기 위해, 그 직경을 반도체 칩(22)의 직경보다도 작게 한 소위 소형 탭 구조를 가지고 있으며, 본 실시의 형태에서는 예를 들어 3㎜의 직경을 가지고 있다. 다이패드부(4) 및 반도체 칩(2)은 일단부가 다이패드부(4)에 접속되고, 타단부가 밀봉체(3)의 네 구석으로 연장되는 4개의 현수 리드(5b)에 의해 지지되어 있다.
상기 다이패드부(4)의 주위에는 복수개(예를 들어 116개)의 리드(5)가 다이패드(4)를 둘러싸도록 배치되어 있다. 이들 리드(5)의 일단부측(반도체 칩(2)에 가까운 측)(5a)은 Au 와이어(6)를 거쳐서 반도체 칩(2)의 주면의 본딩 와이어(7)에 전기적으로 접속되어 있다. 또, 이 일단부측(5a)과는 반대측의 타단부측(5c)은 밀봉체(3)의 측면에서 종단하고 있다.
상기 리드(5)의 각각은 반도체 칩(2)과의 거리를 짧게 하기 위해 일단부측(5a)이 다이패드부(4)의 근방까지 둘러지고, 그 선단부의 피치(P3)는 타단부측(5c)보다도 좁은 피치(예를 들어 0.18㎜ 내지 0.2㎜)로 되어 있다. 이와 같이 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 두름으로써, 이 일단부측(5a)과 본딩 와이어(7)를 결선하는 Au 와이어(6)의 길이를 짧게(예를 들어 3㎜ 이하)할 수 있다. 이에 의해, QFN(1)을 다핀화한 경우에도, 또 QFN(1)의 다핀화에 수반하여 리드(5)의 피치, 즉 Au 와이어(6)의 간격이 좁아진 경우에도 QFN(1)의 제조 공정(예를 들어 와이어 본딩 공정이나 수지 몰드 공정)에서 Au 와이어(6) 끼리 단락되는 불량의 발생을 억제할 수 있다.
도2에 도시한 바와 같이, QFN(1)의 패키지를 구성하는 밀봉체(3)의 이면(기판 실장면)에는 상기 복수개의 리드(5)의 각각의 일부를 절곡하여 형성한 복수개(예를 들어 116개)의 외부 접속용 단자(5d)가 밀봉체(3)의 각 변에 따라 지그재그형으로 2열씩 배치되어 있다. 이들 단자(5d)는 밀봉체(3)의 이면으로부터 외측으로 돌출되어 있으며, 그 표면에 인쇄법 또는 도금법에 의해 형성된 땜납층(9)을 가지고 있다(도5).
상기 단자(5d)의 각각은 실장 면적을 확보하기 위해 그 폭이 리드(5)의 폭보다도 넓게되어 있다. 단자(5d)의 폭(d)은 일례로서 0.3㎜이며, 인접하는 단자(5d)와의 피치는 동일 열의 단자(5d)와의 피치(P1)가 0.65㎜, 다른 열의 단자(5d)와의 피치(P2)가 0.325㎜이다. 또, 표면에 땜납층(9)을 갖는 단자(5d)의 높이(땜납층(9)을 포함하는 높이), 즉 밀봉체(3)의 표면으로부터의 돌출량(스탠드 오프량)이 적어도 50㎛ 이상이 되도록 리드(5)의 절곡량 및 땜납층(9)의 막 두께가 규정되어 있다.
상기 밀봉체(3)의 이면의 네 구석에는 상기 4개의 현수 리드(5b)의 타단부가 노출되어 있다. 밀봉체(3)의 이면에 노출된 현수 리드(5b)의 폭은 밀봉체(3)의 내부의 현수 리드(5b)에 비해 넓게 되어 있다. 도면에 도시는 생략했지만, 밀봉체(3)의 이면에 노출된 현수 리드(5b)의 표면에도 인쇄법 또는 도금법에 의해 형성 땜납층(9)이 형성되어 있다. 또, 밀봉체(3)의 이면에 노출된 현수 리드(5b)의 높이(땜납층(9)을 포함하는 높이), 즉 밀봉체(3)의 이면으로부터의 돌출량(스탠드 오프량)은 상기 단자(5d)의 돌출량과 동일하다.
상기와 같이 구성된 본 실시 형태의 QFN(1)을 제조하려면 우선 최초에, 도6에 도시한 리드 프레임 LF를 준비한다. 이 리드 프레임 LF는 Cu, Cu 합금 또는 Fe-Ni 합금으로 이루어지는 판 두께 100㎛ 내지 150㎛ 정도의 금속판으로 이루어지며, 전술한 다이패드부(4), 리드(5), 현수 리드(5b) 등의 패턴이 세로 및 가로 방향으로 반복 형성된 구성으로 되어 있다. 즉 이 리드 프레임 LF는 복수개(예를 들어 24개)의 반도체 칩(2)을 탑재할 수 있는 다연 구조를 가지고 있다.
상기 리드 프레임 LF를 제조하려면 도7에 도시한 바와 같이, 우선 금속판(10)을 프레스로 펀칭하여 리드(5), 현수 리드(5b), 다이패드부(4) 등의 패턴을 형성하고, 계속해서 리드(5)의 중도부를 프레스로 절곡함으로써 단자(5d)를 형성한다.
도8 및 도9에 도시한 바와 같이, 리드(5)의 절곡에 사용하는 프레스 금형(50)은 리드(5)의 개수(예를 들어 116개)와 동일한 수의 펀치(51)를 구비한 상부형(50A)(도8)과 상기 펀치(51)를 받는 복수의 다이(52)를 구비한 하부형(50B)(도9)으로 구성된다.
상기 프레스(50)를 사용하여 단자(5d)를 형성하려면 도10에 도시한 바와 같이, 금속판(10)을 상부형(50A)과 하부형(50B) 사이에 끼워 넣는다. 그리고 그 형태에서 상부형(50A)의 펀치(51)를 하부형(50B)의 다이(52)에 밀어 넣으면, 각 리드(5)의 중도부가 소성 변형하여 하방으로 절곡되고, 단자(5d)가 형성된다. 이 때 리드(5)의 굽힘량(s)은 금속판(10)의 판 두께와 동일한 정도(100㎛ 내지 150㎛)가 된다.
도면에 도시는 생략하지만, 상기 단자(5d)의 형성과 전후하여 현수 리드(5d)의 중도부를 프레스로 절곡함으로써 다이패드부(4)의 높이를 조정한다. 또 현수 리드(5d)의 단부를 밀봉체(3)로부터 노출시키기 위해 프레스로 절곡한다. 이 때의 현수 리드(5b)의 굽힘량은 전술한 리드(5)의 굽힘량(s)과 동일하게 한다. 그 후, 도11에 도시한 바와 같이, 리드(5)의 일단부측(5a)의 일면(Au 와이어(6)를 본딩하는 영역)에 전해 도금법으로 Ag 도금층(11)을 형성함으로써 리드 프레임 LF가 완성된다.
이와 같이, 본 실시 형태에서는 금속판(10)을 프레스로 전단 가공함으로써, 리드(5), 현수 리드(5b), 다이패드부(4), 단자(5d) 등의 패턴을 형성하므로, 이들 패턴을 에칭으로 형성할 경우에 비해 리드 프레임 LF의 제조 공정이 간략화되고,그 제조 비용을 저감하는 일이 가능해진다.
다음에 도12에 도시한 바와 같이, 리드 프레임 LF에 형성된 복수의 다이패드부(4) 각각의 표면에 Au 페이스트나 에폭시 수지계 접착제 등을 사용하여 반도체 칩(2)을 접착한 후, 도13 및 도14에 도시한 바와 같이 주지의 와이어 본딩 장치를 사용하여 반도체 칩(2)의 본딩 패드(7)와 리드(5)의 일단부측(5a) 사이를 Au 와이어(6)로 결선한다.
도13에 도시한 바와 같이, 상기 와이어 본딩 작업을 행할 때에는 리드 프레임 LF의 이면측에 돌기형 단자(5d)가 위치하므로, 리드 프레임 LF를 지지하는 지그(30)의 단자(5d)와 대향하는 부위에 홈(31)을 형성하여 두어도 좋다. 이와 같이 하면 리드 프레임 LF를 지그(30)의 상에 안정되게 보유 지지할 수 있으므로, Au 와이어(6)와 리드(5)의 위치 어긋남을 막을 수 있다. 또 전술한 다이패드부(4)의 표면에 반도체 칩(2)을 접착하는 작업을 행할 경우에도 상기와 같은 홈(31)을 설치한 지그를 사용함으로써 다이패드부(4)와 반도체 칩(2)의 위치 어긋남을 방지할 수 있다.
다음에 도15에 도시한 바와 같이, 상기 리드 프레임 LF를 몰드 금형(40)에 장착한다. 도15는 몰드 금형(40)의 일부(QFN 약 1개분의 영역)를 도시하는 단면도이다.
이 몰드 금형(40)을 사용하여 반도체 칩(2)을 수지 밀봉하려면, 우선 하부형(40B)의 표면에 두께가 25㎛ 내지 100㎛ 정도의 얇은 수지 시트(41)를 깔고, 이 수지 시트(41) 상에 리드 프레임 LF를 위치 결정한다. 리드 프레임 LF는 돌기형 단자(5d)가 형성된 면을 아래를 향해 배치하고, 단자(5d)의 하부면을 수지 시트(41)에 접촉시킨다. 그리고 이 상태로 리드 프레임 LF의 상부면을 상부형(40A)으로 누르면 그 압력에 의해 단자(5d)의 하부면이 수지 시트(41) 안에 10㎛ 내지 30㎛ 정도 침입한다. 또, 도면에 도시는 생략했지만, 현수 리드(5b)의 단부도 그 하부면이 수지 시트(41) 안에 침입한다.
또한, 도15에 도시하는 몰드 금형(40)은 리드 프레임 LF의 상부면을 상부형(40A)으로 누르는 구조로 되어 있지만, 예를 들어 도16에 도시한 바와 같이, 수지 시트(41)와 리드 프레임 LF를 상부형(40A)과 하부형(40B)으로 양 방향으로부터 사이에 끼우는 구조로 해도 좋다. 도15에 도시하는 금형을 사용할 경우에는 상부형(40A)과 접촉하는 부분의 리드 프레임 LF를 하방으로 절곡해 두지만, 도16에 도시하는 금형을 사용할 경우에는 그렇게 할 필요는 없다.
또한, 리드 프레임 LF의 상부면을 상부형(40A)으로 누르면, 리드 프레임 LF을 구성하는 금속판의 스프링 힘에 의해 리드(5)의 선단부측인 일단부측(5a)에 상방향의 힘이 작용한다. 그 때문에, 본 실시 형태의 리드 프레임 LF와 같이 단자(5d)를 2열로 배치한 경우에는 리드(5)의 일단부측(5a)에 가까운 쪽에 단자(5d)가 형성된 리드(5)와 상기 단자(5d) 보다도 일단부측(5a)으로부터 떨어진 위치에 단자(5d)가 형성된 리드(5)에서는 단자(5d)가 수지 시트(41)를 누르는 힘에 차이가 생긴다. 즉, 일단부측(5a)에 가까운 쪽에 형성된 단자(5d)는 일단부(5a)로부터 떨어진 쪽(=상부형(40A)과 리드(5)의 접촉 부분에 가까운 쪽)에 형성된 단자(5d)에 비해서 수지 시트(41)를 누르는 힘이 약해진다. 이 결과,일단부측(5a)에 가까운 쪽에 형성된 단자(5d)와, 일단부측(5a)으로부터 떨어진 쪽에 형성된 단자(5d)는 밀봉체(3)의 이면의 돌출량(스탠트 오프량)에 차이가 생기고, 이들 단자(5d)를 배선 기판의 전극(풋 프린트) 상에 납땜했을 때에 일부의 단자(5d)과 전극 사이가 비접촉이 되는 오픈 불량이 발생할 우려가 있다.
이와 같은 우려가 있는 경우에는 도17에 도시한 바와 같이, 일단부측(5a)에 가까운 쪽에 단자(5d)가 형성된 리드(5)의 폭(W1)을 일단부측(5a)으로부터 떨어진 쪽에 단자(5d)가 형성된 리드(5)의 폭(W2) 보다도 넓게 하면(W2＜W1) 좋다. 이와 같이 하면, 단자(5d)가 수지 시트(41)를 누르는 힘이 모든 리드(5)에서 거의 균등해지므로, 수지 시트(41) 속에 침입 단자(5d)의 양, 즉 밀봉체(3)의 이면으로부터 외측으로 돌출하는 단자(5d)의 스탠드 오프량이 모든 리드(5)에서 거의 동일해진다.
도18은 상기 몰드 금형(40)의 상부형(40A)이 리드 프레임 LF과 접촉하는 부분을 사선으로 도시한 평면도이다. 또, 도19는 이 몰드 금형(40)의 게이트의 위치와, 캐비티에 주입된 수지의 흐르는 방향을 모식적으로 도시한 평면도이다.
도18에 도시한 바와 같이, 상기 몰드 금형(40)은 리드 프레임 LF의 외부 프레임 부분 및 리드(5)와 리드(5)의 연결 부분만이 상부형(40A)과 접촉하고, 그 이외에 모든 영역은 수지가 주입되는 캐비티로서 유효하게 이용되는 구조로 되어 있다.
또한, 도19에 도시한 바와 같이, 상기 몰드 금형(40)의 일 변에는 복수의 게이트(G1내지 G16)가 설치되어 있으며, 예를 들어 도면의 좌단부의 세로 방향으로 늘어선 3개의 캐비티(C1내지 C3)에는 게이트(G1, G2)를 통해 수지가 주입되고, 이들에 인접하는 3개의 캐비티(C4내지 C6)에는 게이트(G3, G4)를 통해서 수지가 주입되는 구조로 되어 있다. 한 편, 상기 게이트(G1내지 G16)와 대향하는 다른 한 변에는 더미(dummy) 캐비티(DC1내지 DC8) 및 배기구(42)가 설치되어 있으며, 예를 들어 게이트(G1, G2)를 통해서 캐비티(C1내지 C3)에 수지가 주입되면, 캐비티(C1내지 C3) 내의 에어가 더미 캐비티(DC1)에 유입되고, 캐비티(C3) 내의 수지에 빈틈이 생기는 것을 방지하는 구조로 되어 있다.
다음에, 상기 도15, 도16에 도시하는 몰드 금형(40)의 상부형(40A)과 하부형(40B)의 간극(캐비티)에 수지를 주입한 후, 도20에 도시한 바와 같이, 상부형(40A)과 하부형(40B)을 분리함으로써 밀봉체(3)가 성형된다.
도21은 상기 몰드 금형(40)으로부터 제거한 리드 프레임 LF의 표면측을 도시하는 전체 평면도, 도22는 도21의 X-X'선에 따르는 단면도, 도23은 리드 프레임 LF의 이면측을 도시하는 부분 평면도이다. 도23에 도시한 바와 같이, 리드 프레임 LF를 몰드 금형(40)으로부터 제거하면, 상기 몰드 공정에서 수지 시트(41) 안에 침입한 단자(5d) 및 현수 리드(5b)의 단부가 밀봉체(3)의 이면으로부터 외부에 노출한다. 이 때, 밀봉체(3)의 이면으로부터 노출하는 단자(5d) 및 현수 리드(5b)의 각각이 밀봉체(3)로부터 돌출하는 양은, 수지 시트(41) 안에 침입한 양과 동일(10㎛ 내지 30㎛ 정도)하다.
다음에, 도24에 도시한 바와 같이, 밀봉체(3)의 이면으로부터 노출된 단자(5d)의 표면에 땜납층(9)을 형성한다. 도면에 도시는 생략했지만, 이 때, 밀봉체(3)의 이면으로부터 노출된 현수 리드(5b)의 표면에도 땜납층(9)을 형성한다. 땜납층(9)을 형성하려면 전해 도금법 또는 인쇄법을 이용하되, 단시간에 두꺼운 땜납층(9)을 형성할 수 있는 땜납 인쇄법이 바람직하다. 땜납 인쇄법을 이용할 경우에는, 메탈 마스크를 이용한 스크린 인쇄법으로 막 두께 30㎛ 내지 100㎛ 정도의 땜납을 인쇄하고, 이어서 가열로 내에서 리드 프레임 LF을 가열함으로써 땜납을 재용융 시킨다.
상기 땜납 인쇄법에 의해 땜납층(9)을 형성함으로써 땜납층(9)의 두께와 밀봉체(3)의 이면으로부터 돌출하는 단자(5d)(및 현수 리드(5b)의 두께의 합계, 즉 스탠드 오프량을 50㎛ 이상 확보할 수 있다. 또 도금법을 이용하여 땜납층(9)을 형성할 경우에는 단자(5d) 및 현수 리드(5b)의 표면에 밑바닥층으로서 Cu 도금층을 형성하고, 그 위에 땜납 도금층을 10㎛ 내지 20㎛ 정도 형성한다. 이 경우에는 단자(5d) 및 현수 리드(5b)가 수지 시트(41) 속에 침입하는 양을 30㎛ 내지 50㎛ 정도로 함으로써 스탠드 오프량을 50㎛ 이상 확보할 수 있다.
그 후, 도면에 도시는 생략했지만, 밀봉체(3)의 표면에 제품명 등의 마크를 인쇄하고, 계속해서 밀봉체(3)의 외부에 노출된 리드(5)의 연결부를 다이싱 또는 다이펀치에 의해 절단하여 밀봉체(3)를 개편화함으로써 상기 도1 내지 도5에 도시한 본 실시 형태의 QFN(1)이 완성된다.
본 실시 형태의 QFN(1)은 밀봉체(3)의 이면으로부터 외측으로 돌출된 상기복수개의 단자(5d)와 현수 리드(5b)의 타단부를 배선 기판의 전극(풋 프린트)에 납땜함으로써 실장된다.
이상에서와 같이, 본 실시 형태에 의하면, 리드(5), 현수 리드(5b), 다이패드부(4), 단자(5d) 등의 패턴을 프레스로 형성하므로, 이들 패턴을 에칭으로 형성할 경우에 비해서 리드 프레임 LF의 제조 공정이 간략화된다. 이에 의해, 리드 프레임 LF의 제조 비용을 저감할 수 있으므로 이 리드 프레임 LF를 사용한 QFN(1)의 제조 비용을 저감할 수 있다.
또한, 본 실시 형태에 의하면, 리드(5)의 절곡량이 금속판(10)의 판 두께(100㎛ 내지 150㎛)와 동일한 정도이기 때문에, 수지 시트(41) 속에 침입량을 늘림으로써 밀봉체(3)의 이면으로부터 노출하는 외부 접속용 단자(5d)의 돌출량을 용이하게 크게 할 수 있다. 따라서, 외부 접속 단자(5d)의 표면에 형성되는 땜납층(9)과의 합계의 두께인 스탠드 오프량을 50㎛ 이상으로 할 수 있는 동시에, 스탠드 오프량의 증감도 용이하게 행할 수 있다.
이에 의해, QFN(1)의 다핀화에 수반하여 밀봉체(3)의 사이즈가 커지고, 배선 기판 실장 후의 온도 사이클에 의한 밀봉체(3)의 휨 양이 증가한 경우에도, 배선 기판의 전극(풋 프린트)과 단자(5d)의 접속 수명의 저하를 억제할 수 있으므로, 다핀이면서도 실장 신뢰성이 높은 QFN(1)을 실현할 수 있다. 또, 본 실시 형태에 의하면, QFN(1)을 배선 기판에 실장할 때, 현수 리드(5b)의 다단부를 전극(풋 프린트)에 납땜함으로써 밀봉체(3)의 휨이 억제되는 동시에 방열성도 향상하기 때문에 QFN(1)의 실장 신뢰성이 더욱 향상된다.
또한, 본 실시 형태의 QFN(1)은 리드(5)의 일단부측(5a)를 다이패드부(4)의 근방까지 둘러져 있으므로, 일단부측(5a)과 반도체 칩(2) 사이의 거리를 짧게 할 수 있고, 이들을 접속하는 Au 와이어(6)의 길이도 짧게 할 수 있다. 또, 단자(5d)를 지그재그형으로 배치해도 리드(5)의 일단부측(5a)의 길이는 거의 동일하므로, 일단부측(5a)의 선단부가 반도체 칩(2)의 각 변에 대해서 거의 일렬로 나열된다. 따라서, 리드(5)의 일단부측(5a)와 반도체 칩(2)을 접속하는 Au 와이어(6)의 길이를 거의 균등하게 할 수 있는 동시에, Au 와이어(6)의 루프 형상도 거의 균등하게 할 수 있다.
이에 의해, 인접하는 Au 와이어(6) 끼리 단락되거나, 특히 반도체 칩(2)의 네 모퉁이 근방에서 Au 와이어(6) 끼리 교차되거나 하는 결점이 생기지 않으므로, 와이어 본딩의 작업성이 향상된다. 또, 인접하는 Au 와이어(6) 사이의 피치를 좁게 할 수 있으므로, QFN(1)의 다핀화를 촉진할 수 있다.
또한, 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 두름으로써, 단자(5d)로부터 리드(5)의 일단부측(5a)까지의 거리가 길어진다. 이에 의해 밀봉체(3)의 외부에 노출된 단자(5d)를 통해서 밀봉체(3)의 내부로 침입하는 수분이 반도체 칩(2)에 도달하기 어려워지므로 수분에 의한 본딩 패드(7)의 부식을 방지할 수 있고, QFN(1)의 신뢰성이 향상된다.
또, 리드(5)의 일단부측(5a)을 다이패드부(4)의 근방까지 두름으로써, 반도체 칩(2)을 수축시켜도 Au 와이어(6)의 길이의 증가는 극히 조금(예를 들어 반도체 칩(2)을 4㎜ 각으로부터 3㎜ 각으로 수축해도, Au 와이어(6)의 길이의 증가는 평균0.7㎜ 정도)이기 때문에, 반도체 칩(2)의 수축에 수반하는 와이어 본딩의 작업성의 저하를 방지할 수 있다.
(실시 형태 2)
상기 실시 형태 1에서는, 소형 탭 구조의 리드 프레임 LF를 사용한 QFN(1)에 대해서 설명했지만, 예를 들어 도25에 도시한 바와 같이, 칩 탑재 영역에 절연 필름으로 이루어지는 시트형 칩 지지체(12)를 배치하고, 복수개의 리드(5)의 선단부에서 이 칩 지지체(12)를 접착, 보유 지지하도록 한 리드 프레임 LF를 사용해도 좋다.
이와 같은 리드 프레임 LF를 사용한 QFN(1)의 제조 방법은 도26에 도시한 바와 같이 상기 실시 형태 1에서 설명한 제조 방법과 개략 동일하다. 또, 절연 필름에 대신에, 얇은 금속판과 같은 도전 재료에 의해 칩 지지체(12)를 구성해도 좋다. 이 경우에는 리드(5) 끼리 쇼트를 방지하기 위해, 절연성의 접착제를 사용하여 칩 지지체(12)와 리드(5)를 접착하면 된다. 또, 금속박의 표면에 절연성의 수지를 도포한 시트 등을 사용하여 칩 지지체(12)를 구성할 수 있다.
또한, 도26은 리드(6)의 상부면에 칩 지지체(12)를 부착한 예이지만, 예를 들어 도27에 도시한 바와 같이 리드(5)의 하부면에 칩 지지체(12)를 부착해도 좋다. 이 경우에는 리드(5)의 선단부 부근을 상방으로 절곡함으로써 반도체 칩(2)의 높이를 조정한다.
상기와 같은 칩 지지체(12)를 이용한 리드 프레임 LF는 상기 실시 형태 1에서 사용한 리드 프레임 LF와는 달리, 다이패드부(4)를 지지하는 현수 리드(5b)가불필요해지므로, 그 만큼 리드(5)의 선단부 피치에 여유를 갖게 할 수 있다. 또, 다이패드부(4)를 현수 리드(5b)로 지지할 경우에 비해서 칩 지지체(12)를 보다 확실하게 지지할 수 있으므로, 몰드 공정에서 금형 내에 용융 수지를 주입했을 때, 칩 지지체(12)의 변위가 억제되고, Au 와이어(6) 끼리 단락 불량을 방지할 수 있다.
이상, 본 발명자들에 의해 이루어진 발명을 발명의 실시 형태를 기초로 하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
QFN의 외부 접속 단자(5d)는 실시 형태에서 설명한 형상으로 한정되는 것은 아니다. 예를 들어 도28에 도시한 바와 같은, 선단부에 돌기(53)를 갖는 펀치(51)를 사용하여 리드(5)를 절곡하면, 도29에 도시한 바와 같이, 단자(5d)의 하부면에는 돌기(53)의 형상을 반영한 볼록부(54)가 형성된다. 단자(5d)의 하부면에 이와 같은 볼록부(54)를 설치한 경우에는, 상기 도15에 도시하는 몰드 금형(40)에 리드 프레임 LF를 장착했을 때 단자(5d)의 하부면이 수지 시트(41)에 깊이 침입하게 되므로, 밀봉체(3)의 이면으로부터 돌출되는 단자(5d)의 스탠드 오프량을 늘릴 수 있고, 보다 접속 신뢰성이 높은 QFN을 실현할 수 있다.
또한, 단자(5d)의 평면 형태는 사각형 등, 여러 가지 형태를 채용할 수 있다. 또한, 단자 수가 비교적 적은 QFN의 경우에는 다핀의 QFN에 비해서 리드(5)의 폭이 넓기 때문에 단자(5d)의 폭을 리드(5)의 폭과 동일하게 해도 좋다.
본 원에 있어서, 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
외부 접속용 단자의 스탠드 오프량을 충분히 확보할 수 있으므로 실장 신뢰성이 높은 다핀의 QFN을 실현할 수 있다. 또, 리드, 현수 리드, 다이패드부, 단자 등의 패턴을 프레스로 형성한 리드 프레임을 사용함으로써, QFN의 제조 비용을 저감할 수 있다.

Claims (16)

  1. 반도체 칩과, 상기 반도체 칩이 탑재된 다이패드부와, 상기 반도체 칩의 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 다이패드부, 상기 복수의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉체를 갖는 반도체 장치에 있어서,
    상기 복수의 리드는 상기 반도체 칩에 가까운 일단부측의 피치가 상기 일단부측과는 반대측에 위치하는 타단부측의 피치보다도 작아지도록 형성되고,
    상기 복수의 리드의 각각에는 그 일부를 프레스로 절곡 가공함으로써 상기 밀봉체의 이면으로부터 외부로 돌출시킨 단자가 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 다이패드부는 복수의 현수 리드의 일단부에 의해 지지되어 있으며, 상기 복수의 현수 리드의 각각 타단부는 그 일부를 프레스로 절곡 가공함으로써, 상기 밀봉체의 이면으로부터 외부에 돌출되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 단자는 상기 밀봉체의 각 변에 따라 지그재그형으로 2열씩 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 단자의 폭은 상기 밀봉체의 내부에 밀봉된 상기 리드의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 복수의 리드 중, 상기 일단부측에 가까운 쪽에 상기 단자가 배치된 리드의 폭은 상기 타단부측에 가까운 쪽에 상기 단자가 배치된 리드의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 다이패드부의 면적은 상기 반도체 칩의 면적보다도 작은 것을 특징으로 하는 반도체 장치.
  7. 반도체 칩과, 상기 반도체 칩이 탑재된 시트 상의 칩 지지체와, 상기 반도체 칩의 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 칩 지지체, 상기 복수의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉체를 갖는 반도체 장치에 있어서,
    상기 복수의 리드는 상기 반도체 칩에 가까운 일단부측의 피치가, 상기 일단부측과는 반대측에 위치하는 타단부측의 피치보다도 작아지도록 형성되고,
    상기 복수의 리드의 각각에는 그 일부를 프레스로 절곡 가공함으로써 상기 밀봉체의 이면으로부터 외부에 돌출된 단자가 선택적으로 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 칩 지지체는 상기 복수의 리드에 의해 지지되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 단자는 상기 밀봉체의 각 변에 따라 지그재그형으로 2열씩 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 단자의 폭은 상기 밀봉체의 내부에 밀봉된 상기 리드의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
  11. 반도체 칩과, 상기 반도체 칩이 탑재된 다이패드부와, 상기 반도체 칩 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 다이패드부, 상기 복수의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉체를 갖는 반도체 장치의 제조 방법이며,
    (a) 금속판을 프레스 성형함으로써, 상기 다이패드부와 상기 복수의 리드를 포함하는 패턴을 반복 형성하고, 상기 복수의 리드의 각각의 일면에, 상기 일면에 대해 수직인 방향으로 돌출하는 단자를 형성한 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임에 형성된 상기 복수의 다이패드부의 각각에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드의 일부를 와이어에 의해 결선하는 공정과,
    (c) 상부형과 하부형을 갖는 금형을 준비하고, 상기 하부형의 표면을 수지시트로 피복시킨 후, 상기 수지 시트 상에 상기 리드 프레임을 적재하고, 상기 리드의 일면에 형성된 상기 단자와 상기 수지 시트를 접촉시키는 공정과,
    (d) 상기 수지 시트 및 상기 리드 프레임을 상기 상부형과 상기 하부형으로 사이에 끼우고, 상기 단자의 선단 부분을 상기 수지 시트 내에 침입시키는 공정과,
    (e) 상기 상부형과 상기 하부형 사이의 간극에 수지를 주입함으로써, 상기 반도체 칩, 상기 다이패드부, 상기 리드 및 상기 와이어가 밀봉되는 동시에, 상기 단자가 외측에 돌출된 복수의 밀봉체를 형성한 후, 상기 리드 프레임을 상기 금형으로부터 취출하는 공정과,
    (f) 상기 리드 프레임을 절단함으로써, 상기 복수의 밀봉체를 개편화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 (e) 공정 후, 상기 밀봉체의 외측에 노출된 상기 단자의 표면에 인쇄법 또는 도금법에 의해 땜납층을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 복수개의 리드는 상기 다이패드부측의 피치가 상기 다이패드부와는 반대측에 위치하는 단부의 피치보다도 작아지도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 상기 단자는 상기 밀봉체의 각 변에 따라 지그재그형으로2열씩 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 단자의 폭은 상기 밀봉체의 내부에 밀봉된 상기 리드의 폭보다도 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 반도체 칩과, 상기 반도체 칩이 탑재된 시트상의 칩 지지체와, 상기 반도체 칩의 주위에 배치된 복수의 리드와, 상기 반도체 칩과 상기 리드를 전기적으로 접속하는 복수의 와이어와, 상기 반도체 칩, 상기 칩 지지체, 상기 복수개의 리드 및 상기 복수의 와이어를 밀봉하는 밀봉체를 갖는 반도체 장치의 제조 방법이며,
    (a) 금속판을 프레스 성형함으로써, 상기 다이패드부와 상기 복수의 리드를 포함하는 패턴을 반복 형성하고, 상기 복수의 리드의 각각의 일면에, 상기 일면에 대해 수직인 방향으로 돌출하는 단자를 형성한 리드 프레임을 준비하는 공정과,
    (b) 상기 리드 프레임의 복수의 반도체 칩 탑재 영역에, 상기 복수의 리드에 의해 지지되는 상기 시트 상의 칩 지지체를 부착하는 공정과,
    (c) 상기 복수의 칩 지지체의 각각에 상기 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드의 일부를 와이어에 의해 결선하는 공정과,
    (d) 상부형과 하부형을 갖는 금형을 준비하고, 상기 하부형의 표면을 수지 시트로 피복시킨 후, 상기 수지 시트 상에 상기 리드 프레임을 적재하고, 상기 리드의 일면에 형성된 상기 단자와 상기 수지 시트를 접촉시키는 공정과,
    (e) 상기 수지 시트 및 상기 리드 프레임을 상기 상부형과 상기 하부형으로사이에 끼우고, 상기 단자의 선단 부분을 상기 수지 시트 내에 침입시키는 공정과,
    (f) 상기 상부형과 상기 하부형 사이의 간극에 수지를 주입함으로써, 상기 반도체 칩, 상기 다이패드부, 상기 리드 및 상기 와이어가 밀봉되는 동시에, 상기 단자가 외측에 돌출된 복수의 밀봉체를 형성한 후, 상기 리드 프레임을 상기 금형으로부터 취출하는 공정과,
    (g) 상기 리드 프레임을 절단함으로써, 상기 복수의 밀봉체를 개편화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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