JPS62266857A - 半導体装置 - Google Patents
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- JPS62266857A JPS62266857A JP10969486A JP10969486A JPS62266857A JP S62266857 A JPS62266857 A JP S62266857A JP 10969486 A JP10969486 A JP 10969486A JP 10969486 A JP10969486 A JP 10969486A JP S62266857 A JPS62266857 A JP S62266857A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K3/3431—Leadless components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、半導体装置に係り、特に、その外部電極端子
に関するものである。
に関するものである。
(従来の技術)
半ぷ体チップ搭載用パンケージとしては、ガラスエポキ
シ回路基板に搭載する接続用端子とじて金属製リードピ
ンをパッケージの側面から突出するように設けたものが
一般的に知られているが、この金rIIq製リードピン
はセラミックパッケージ本体に比較して大きく小型化で
きない、そして、そのリードピンの数が多くなるとパッ
ケージ本体の寸法が大きくなる結果、リードピンのない
ものと比較して半導体チップとリードピンを接続するリ
ード線及びリードビン自体を含む導出部が長くなり性能
が劣化すること、故障の発生し易い接続点“が多く信頼
性が低下することなどの欠点を有していた。そこで、D
IP (Dual In−Line Package)
と呼ばれるセラミックパッケージがこれらの欠点を解決
するものとして、普及してきている。
シ回路基板に搭載する接続用端子とじて金属製リードピ
ンをパッケージの側面から突出するように設けたものが
一般的に知られているが、この金rIIq製リードピン
はセラミックパッケージ本体に比較して大きく小型化で
きない、そして、そのリードピンの数が多くなるとパッ
ケージ本体の寸法が大きくなる結果、リードピンのない
ものと比較して半導体チップとリードピンを接続するリ
ード線及びリードビン自体を含む導出部が長くなり性能
が劣化すること、故障の発生し易い接続点“が多く信頼
性が低下することなどの欠点を有していた。そこで、D
IP (Dual In−Line Package)
と呼ばれるセラミックパッケージがこれらの欠点を解決
するものとして、普及してきている。
以下、この種のセラミックパッケージを第3図に基づい
て説明する。
て説明する。
従来、このセラミックパンケージは第1のセラミック層
1、第2のセラミック層2、第3のセラミック層3と順
に、セラミックンートを貼り付けて焼成する方法で接着
形成し、パッケージのチップ搭載部4はセラミック素体
に通常のメタライズ技術によって、メタライズ技術とし
て、例えば、タングステン、モリブデン等を形成し、そ
れらの表面にニッケルメッキ等の表面処理を行い、通常
半導体チップ5の固着に好適なAu−5i共晶を行うた
めに、Auメッキが施されている。固着はA、ペースト
等の樹脂接着を行う場合もある。半導体チップ5表面の
外部導出電極(図示せず)と外部接続(引き出し)導電
性金属層6が前記メタライズ技術等によって形成されて
いる。半導体チップ5と導電性金属層6の内部端子部7
とを金属細線8によって接続し、セラミック層2及びセ
ラミック層lに通常用いられるスルーホール導体形成技
術によって形成されたスルーホール導体9によってパッ
ケージ外部の裏面電極端子lOへと導出されている。半
導体チップ5の封止はパッケージと同一素体もしくは、
金属、樹脂等から成る蓋部材11をAu−5n %低融
点ガラスエポキシ接着材等によってパッケージの接着部
12に蓋部材11を接着することによって行う。
1、第2のセラミック層2、第3のセラミック層3と順
に、セラミックンートを貼り付けて焼成する方法で接着
形成し、パッケージのチップ搭載部4はセラミック素体
に通常のメタライズ技術によって、メタライズ技術とし
て、例えば、タングステン、モリブデン等を形成し、そ
れらの表面にニッケルメッキ等の表面処理を行い、通常
半導体チップ5の固着に好適なAu−5i共晶を行うた
めに、Auメッキが施されている。固着はA、ペースト
等の樹脂接着を行う場合もある。半導体チップ5表面の
外部導出電極(図示せず)と外部接続(引き出し)導電
性金属層6が前記メタライズ技術等によって形成されて
いる。半導体チップ5と導電性金属層6の内部端子部7
とを金属細線8によって接続し、セラミック層2及びセ
ラミック層lに通常用いられるスルーホール導体形成技
術によって形成されたスルーホール導体9によってパッ
ケージ外部の裏面電極端子lOへと導出されている。半
導体チップ5の封止はパッケージと同一素体もしくは、
金属、樹脂等から成る蓋部材11をAu−5n %低融
点ガラスエポキシ接着材等によってパッケージの接着部
12に蓋部材11を接着することによって行う。
この従来のセラミックパッケージは、一般的にはチップ
キャリア(CIIIP CARRIER)と呼ばれ、ガ
ラスエポキシ回路基板(図示せず)に直接接続できるリ
ードレスタイプのパフケージであり、小型化され、リー
ド線が短くなって性能等が向上し、接続点が減少して信
頼性が高い。
キャリア(CIIIP CARRIER)と呼ばれ、ガ
ラスエポキシ回路基板(図示せず)に直接接続できるリ
ードレスタイプのパフケージであり、小型化され、リー
ド線が短くなって性能等が向上し、接続点が減少して信
頼性が高い。
(発明が解決しようとする問題点)
しかしながら、上記構成の装置では、前記したパッケー
ジを半田付けで回路基板上の所要パターンに接続する際
に、パッケージ、もしくは回路基板上の汚れ、異物等の
付着でリーク不良を発生したり、半田材のブリッヂによ
る電極間ショート等が発生し、また、パフケージ(S面
)と回路基板(電極間)が密着しているので、半田付け
に用いられるフラフクスの残滓の洗浄が困難であるため
に電極シッートが生じる等の問題があった。更に、接続
部の外観による確認が困難であった。
ジを半田付けで回路基板上の所要パターンに接続する際
に、パッケージ、もしくは回路基板上の汚れ、異物等の
付着でリーク不良を発生したり、半田材のブリッヂによ
る電極間ショート等が発生し、また、パフケージ(S面
)と回路基板(電極間)が密着しているので、半田付け
に用いられるフラフクスの残滓の洗浄が困難であるため
に電極シッートが生じる等の問題があった。更に、接続
部の外観による確認が困難であった。
本発明は、以上述べた電極間シッート、フラックスの残
滓の洗浄性、半田接続部の外観検査等の問題点を除去し
、信頼性の高い半導体装置を提供することを目的とする
。
滓の洗浄性、半田接続部の外観検査等の問題点を除去し
、信頼性の高い半導体装置を提供することを目的とする
。
(問題点を解決するための手段)
本発明は、上記問題点を解決するために、チップキャリ
アパッケージにおいて、チップキャリア裏面、いわゆる
回路基板取り付は電極に対向した面に、窪みを形成し、
外部電極端子となる突起状電極端子を設けるようにした
ものである。
アパッケージにおいて、チップキャリア裏面、いわゆる
回路基板取り付は電極に対向した面に、窪みを形成し、
外部電極端子となる突起状電極端子を設けるようにした
ものである。
(作用)
本発明によれば、チップキャリア裏面に富みを形成し、
外部電極端子となる突起状電極端子を設けるようにした
ので、チップキャリアと回路基板に間隙を形成すること
ができ、半田材による接続時に用いられるフラフクスの
残滓の洗浄が容易であり、回路基板の電極ショートを防
止することができる。しかも外観検査が容易になり、信
頼性の向上を図ることができる。
外部電極端子となる突起状電極端子を設けるようにした
ので、チップキャリアと回路基板に間隙を形成すること
ができ、半田材による接続時に用いられるフラフクスの
残滓の洗浄が容易であり、回路基板の電極ショートを防
止することができる。しかも外観検査が容易になり、信
頼性の向上を図ることができる。
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第1図は本発明の一実施例を示す半導体装置の断面図、
第2図は第1図の外部電極端子部の拡大断面図である。
第2図は第1図の外部電極端子部の拡大断面図である。
従来と同一部分には同一符号を付して説明を省略する。
ガラスエポキシ回路基板20には通常のプリント配線に
よって半導体装置取り付は用の基板端子21が設けられ
る。この基板端子21にチップキャリアパフケージの外
部電極端子部が対応する。
よって半導体装置取り付は用の基板端子21が設けられ
る。この基板端子21にチップキャリアパフケージの外
部電極端子部が対応する。
この実施例においては、外部電極端子部13は、パッケ
ージのセラミック層1の回路基板に対向した面に窪みが
形成され、その窪みにセラミック層1にメタライズ金属
を形成した後、例えば、バリヤメタルとしてNiメフキ
をした後にAuメッキ等を施すのが一般的である。この
Auメッキは、本発明に係る突起状電極を取り付けるの
に相溶性のあるCTi−いになしみよく溶は合う)金属
であればよく、金に限定されない。例えば、半田、Sn
、 Pb等であってもよい。
ージのセラミック層1の回路基板に対向した面に窪みが
形成され、その窪みにセラミック層1にメタライズ金属
を形成した後、例えば、バリヤメタルとしてNiメフキ
をした後にAuメッキ等を施すのが一般的である。この
Auメッキは、本発明に係る突起状電極を取り付けるの
に相溶性のあるCTi−いになしみよく溶は合う)金属
であればよく、金に限定されない。例えば、半田、Sn
、 Pb等であってもよい。
そこで、外部電極端子部13には窪み14を形成し、こ
の窪み14に球形、または三角柱、四角柱等の多角形の
突起状電極を溶着材によって固定する。また、突起状電
極の表面には、Au、 Ag、半田メッキ、Snメッキ
、pbメ、キ等を施しておくと外部電極端子部13にそ
の突起状電極を取り付ける工程で、半田、Sn、 Pb
等によって溶融接続する場合に相溶性があり、好適であ
る。
の窪み14に球形、または三角柱、四角柱等の多角形の
突起状電極を溶着材によって固定する。また、突起状電
極の表面には、Au、 Ag、半田メッキ、Snメッキ
、pbメ、キ等を施しておくと外部電極端子部13にそ
の突起状電極を取り付ける工程で、半田、Sn、 Pb
等によって溶融接続する場合に相溶性があり、好適であ
る。
第2図は第1図に示される半導体装置の外部電極部の拡
大断面図であり、この図において、スルーホール導体9
はセラミック層内をスルーホール技術によって導出され
、外部電極端子部13に接続されている。この外部電極
端子部13はセラミック層1に窪みを形成し、そこに突
起状電極端子23を前記した半田、Sn、 Pb、また
は樹脂性導電ペースト、Au −Sn等のロー材などの
溶着材16によって接続固定する。
大断面図であり、この図において、スルーホール導体9
はセラミック層内をスルーホール技術によって導出され
、外部電極端子部13に接続されている。この外部電極
端子部13はセラミック層1に窪みを形成し、そこに突
起状電極端子23を前記した半田、Sn、 Pb、また
は樹脂性導電ペースト、Au −Sn等のロー材などの
溶着材16によって接続固定する。
この突起状電極15は球、角柱等多様な形状を有するが
、外部電極端子部23の窪み14に固定するのに球状で
あれば取り付けが容易で接続部の溶着が均一に仕上がり
、角がないので洗浄性もよい。また、加工性も良好であ
る。しかも、球状であれば、球の周囲にメッキを施す場
合、無電解、電解メッキにかかわらずメッキ作業が容易
に行うことができる。
、外部電極端子部23の窪み14に固定するのに球状で
あれば取り付けが容易で接続部の溶着が均一に仕上がり
、角がないので洗浄性もよい。また、加工性も良好であ
る。しかも、球状であれば、球の周囲にメッキを施す場
合、無電解、電解メッキにかかわらずメッキ作業が容易
に行うことができる。
なお、この突起状電極15を載置するには、ワイヤポン
ディングのワイヤ接続工程におけると同様な位置合わせ
技術を用いることができる。また、パッケージをひっく
り返して、これを揺することにより、窪み14に突起状
電極15を並べるようにしてもよい。
ディングのワイヤ接続工程におけると同様な位置合わせ
技術を用いることができる。また、パッケージをひっく
り返して、これを揺することにより、窪み14に突起状
電極15を並べるようにしてもよい。
また、この突起状電極は、金属球をを溶着材によって溶
着して形成することができる。更に、この突起状電極は
セラミック又は合成樹脂に導電性被膜を設け、これを溶
着材によって溶着して形成するようにしてもよい。
着して形成することができる。更に、この突起状電極は
セラミック又は合成樹脂に導電性被膜を設け、これを溶
着材によって溶着して形成するようにしてもよい。
そこで、この突起状電ff115がパフケージ本体の裏
面に形成されると、第1図に示されるように、これを回
路基板20の基板端子21に′R亙し、半田、又は導電
性樹脂ペースト等の接続手段によって回路基板20上に
接続固定される。
面に形成されると、第1図に示されるように、これを回
路基板20の基板端子21に′R亙し、半田、又は導電
性樹脂ペースト等の接続手段によって回路基板20上に
接続固定される。
第4図は本発明の第2実施例を示す断面図であり、第1
図に示されるスルーホール導体によるパッケージの内部
導出方式に対して、セラミック層の外部周辺に外部引き
出し導電性金属層6と同一の手法で形成されている外部
引き回し4電性金属配緑17(以下外部配線という)に
よって外部電極端子部13に第1図と同様の手段によっ
て導き、突起状電極15に接続するように構成している
。
図に示されるスルーホール導体によるパッケージの内部
導出方式に対して、セラミック層の外部周辺に外部引き
出し導電性金属層6と同一の手法で形成されている外部
引き回し4電性金属配緑17(以下外部配線という)に
よって外部電極端子部13に第1図と同様の手段によっ
て導き、突起状電極15に接続するように構成している
。
第5図は本発明の第3実施例を示す断面図であり、前8
己したセラミ、り製のパッケージにかえて、樹脂により
一体成形された凹部を有するパンケージ30を用いるよ
うにした点に特徴を有する。この場合、この樹脂製パン
ケージ30の内部を貫通したスルーホール導体31によ
って外部Tj、 4m部に接続されるように構成されて
いる。なお、キャビティは蓋部材32によって封止され
る。
己したセラミ、り製のパッケージにかえて、樹脂により
一体成形された凹部を有するパンケージ30を用いるよ
うにした点に特徴を有する。この場合、この樹脂製パン
ケージ30の内部を貫通したスルーホール導体31によ
って外部Tj、 4m部に接続されるように構成されて
いる。なお、キャビティは蓋部材32によって封止され
る。
第6回は本発明の第4実施例を示す断面図であり、第5
図に示すものと同様に樹脂製パッケージ30を用いるが
、外部配線33を用いて樹脂製パッケージ30の外囲部
を引き回すように構成されている。
図に示すものと同様に樹脂製パッケージ30を用いるが
、外部配線33を用いて樹脂製パッケージ30の外囲部
を引き回すように構成されている。
なお、本発明は上記実施例に限定されるものではな(、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
(発明の効果)
以上、詳細に説明したように、本発明によれば、半導体
装置の外部電極端子部に突起状!掻を形成したチップキ
ャリアを回路基板の′r4極端子に取り付けるようにし
ているので、チップキャリアと回路基板に間隙を形成す
ることができ、半田材による接続時に用いられるフラッ
クスの残滓の洗浄性の向上、回路基板の電極シッートを
防止することができ、しかも外観検査が容易になり、信
転性の向上を図ることができる。
装置の外部電極端子部に突起状!掻を形成したチップキ
ャリアを回路基板の′r4極端子に取り付けるようにし
ているので、チップキャリアと回路基板に間隙を形成す
ることができ、半田材による接続時に用いられるフラッ
クスの残滓の洗浄性の向上、回路基板の電極シッートを
防止することができ、しかも外観検査が容易になり、信
転性の向上を図ることができる。
第1図は本発明に係る半導体装置の断面図、第2図は第
1図の外部1を掻端子部の拡大断面図、第3図は従来の
半導体装置の断面図、第4図は本発明の第2実施例を示
す半導体装置の断面図、第5図は本発明の第3実施例を
示す半導体装置の断面図、第6図は本発明の第4実施例
を示す半導体装Iの断面図である。 l・・・第1のセラミック層、2・・・第2のセラミッ
ク層、3・・・第3のセラミック層、5・・・半導体チ
ップ、6・・・外部引き出し導電性金属層、9・・・ス
ルーホール導体、13・・・外部電極端子部、14・・
・窪み、15・・・突起状電極、16・・・溶着材、1
7・・・外部配線、20・・・回路基板、21・・・基
板端子、30・・・樹脂製パッケージ、31・・・スル
ーホール導体、32・・・蓋部材、33・・・外部配線
。
1図の外部1を掻端子部の拡大断面図、第3図は従来の
半導体装置の断面図、第4図は本発明の第2実施例を示
す半導体装置の断面図、第5図は本発明の第3実施例を
示す半導体装置の断面図、第6図は本発明の第4実施例
を示す半導体装Iの断面図である。 l・・・第1のセラミック層、2・・・第2のセラミッ
ク層、3・・・第3のセラミック層、5・・・半導体チ
ップ、6・・・外部引き出し導電性金属層、9・・・ス
ルーホール導体、13・・・外部電極端子部、14・・
・窪み、15・・・突起状電極、16・・・溶着材、1
7・・・外部配線、20・・・回路基板、21・・・基
板端子、30・・・樹脂製パッケージ、31・・・スル
ーホール導体、32・・・蓋部材、33・・・外部配線
。
Claims (7)
- (1)キャビティの内部に半導体チップを装着するパッ
ケージ本体を有し、前記半導体チップに接続され、パッ
ケージ本体外部に導出される導電性金属層からなる電極
端子部を有する半導体装置において、前記電極端子部に
窪みを形成し、該窪みに突起状電極を形成するようにし
たことを特徴とする半導体装置。 - (2)キャビティより導出される導電性金属層がパッケ
ージ本体を貫通して前記突起状電極に接続されるように
したことを特徴とする特許請求の範囲第1項記載の半導
体装置。 - (3)キャビティより導出される導電性金属層がパッケ
ージ本体外囲より前記突起状電極に接続されるようにし
たことを特徴とする特許請求の範囲第1項記載の半導体
装置。 - (4)前記パッケージ本体はセラミックから成ることを
特徴とする特許請求の範囲第1項記載の半導体装置。 - (5)前記パッケージ本体は一体形成の樹脂から成るこ
とを特徴とする特許請求の範囲第1項記載の半導体装置
。 - (6)前記突起状電極は金属球を溶着材によって溶着し
て形成するようにしたことを特徴とする特許請求の範囲
第1項記載の半導体装置。 - (7)前記突起状電極はセラミック又は合成樹脂に導電
性被膜を設け、これを溶着材によって溶着して形成する
ようにしたことを特徴とする特許請求の範囲第1項記載
の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10969486A JPS62266857A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10969486A JPS62266857A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62266857A true JPS62266857A (ja) | 1987-11-19 |
Family
ID=14516829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10969486A Pending JPS62266857A (ja) | 1986-05-15 | 1986-05-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62266857A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02248066A (ja) * | 1989-03-22 | 1990-10-03 | Murata Mfg Co Ltd | セラミック基板 |
US5403776A (en) * | 1990-06-25 | 1995-04-04 | Fujitsu Limited | Process of using a jig to align and mount terminal conductors to a semiconductor plastic package |
EP0682367A1 (en) * | 1990-06-25 | 1995-11-15 | Fujitsu Limited | Packaged semiconductor device and a manufacturing process therefor |
EP0657932A3 (en) * | 1993-12-13 | 1996-02-28 | Matsushita Electric Ind Co Ltd | Connection electrode for a chip housing, assembly and associated manufacturing method. |
JPH0964498A (ja) * | 1995-08-21 | 1997-03-07 | Kyocera Corp | セラミック配線基板 |
US5636104A (en) * | 1995-05-31 | 1997-06-03 | Samsung Electronics Co., Ltd. | Printed circuit board having solder ball mounting groove pads and a ball grid array package using such a board |
US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
KR20000055911A (ko) * | 1999-02-11 | 2000-09-15 | 이중구 | 볼 그리드 어레이 패키지 |
-
1986
- 1986-05-15 JP JP10969486A patent/JPS62266857A/ja active Pending
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
US6291897B1 (en) | 1997-03-26 | 2001-09-18 | Micron Technology, Inc. | Carriers including projected contact structures for engaging bumped semiconductor devices |
US6613662B2 (en) | 1997-03-26 | 2003-09-02 | Micron Technology, Inc. | Method for making projected contact structures for engaging bumped semiconductor devices |
US7115495B2 (en) | 1997-03-26 | 2006-10-03 | Micron Technology, Inc. | Methods of making projected contact structures for engaging bumped semiconductor devices |
US7161250B2 (en) | 1997-03-26 | 2007-01-09 | Micron Technology, Inc. | Projected contact structures for engaging bumped semiconductor devices and methods of making the same |
US7205661B2 (en) | 1997-03-26 | 2007-04-17 | Micron Technology, Inc. | Projected contact structures for engaging bumped semiconductor devices and methods of making the same |
KR20000055911A (ko) * | 1999-02-11 | 2000-09-15 | 이중구 | 볼 그리드 어레이 패키지 |
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