JPH0461503B2 - - Google Patents

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JPH0461503B2
JPH0461503B2 JP60064992A JP6499285A JPH0461503B2 JP H0461503 B2 JPH0461503 B2 JP H0461503B2 JP 60064992 A JP60064992 A JP 60064992A JP 6499285 A JP6499285 A JP 6499285A JP H0461503 B2 JPH0461503 B2 JP H0461503B2
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Akira Myauchi
Hiroshi Nishimoto
Tadashi Okyama
Hiroo Kitasagami
Masahiro Sugimoto
Haruo Tamada
Shinji Emori
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Fujitsu Ltd
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Fujitsu Ltd
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Description

【発明の詳細な説明】 〔概要〕 本発明にかかる半導体装置は、パツケージの上
方に設けられたチツプと該パツケージの下方に設
けられた外部端子とを接続するための高速信号線
が該パツケージの側面に沿つて配線されるととも
に、その側面に配線された高速信号線の両側に
は、それぞれ所定の間隔をおいてグラウンド面
（アース面）が設けられていて、該側面に配線さ
れている高速信号線とその両側に設けられた該グ
ラウンド面とによつて該高速信号線のインピーダ
ンス整合をとるためのコプレーナ形ウエイブガイ
ドが形成され、それによつて高速信号（例えばそ
のビツトレートがギガビツトの領域）の伝送特性
の向上が計られている。
〔産業上の利用分野〕
本発明はパツケージをそなえた半導体装置に関
し、特に多層の絶縁基板上にICチツプを載置し
た多層高速ICパツケージをそなえ半導体装置に
関する。
〔従来の技術〕
従来より、多層の絶縁基板上に高速信号を含む
各種信号が入出力されるICチツプを載置した所
謂高速ICパツケージをそなえた半導体装置は例
えば第５図および第６図に示されるように構成さ
れている。
すなわち第５図および第６図において、１０は
ICパツケージであり、１１，１２，１３……は
多層状に形成された絶縁基板（例えばセラミツク
板）であつて、該絶縁基板上には１個又は複数個
のICチツプ７が載置されている。
該ICチツプには高速信号線（例えばビツトレ
ートがギガビツトの領域を有する高速信号線）、
低速信号線（例えばキロヘルツ乃至メガヘルツ程
度の制御信号線）、グラウンド線（アース線）お
よび電源線が接続されており、これらの各線は該
ICパツケージを経て該ICパツケージの下方に設
けられた対応する外部端子と接続される。
すなわち第５図において、例えば高速信号線の
外部端子２１１とICチツプ７との間を接続する
ための高速信号線は、該ICパツケージの側面に
配線された側面配線部２１２、多層状の絶縁基板
の層間（例えば絶縁板１２と１３との間）に配線
された層間配線部２１３、および該絶縁基板（例
えば絶縁基板１１，１２）のスルーホール１１
１，１２１を通して配線された配線部２１４によ
り構成される。またグラウンド線の外部端子４９
１とICチツプ７との間を接続するためのグラン
ド線は、側面配線部４９２、層間（例えば絶縁基
板１１と１２との間の）に配線部４９３、および
絶縁基板（例えば絶縁基板１１の）のスルーホー
ルを通して配線された配線部４９４により構成さ
れる。更に低速信号線および電源線とICチツプ
との間を接続するための低速信号線および電源線
も同様の各配線部によつて構成される。
そして該絶縁基板は上述したように複数の絶縁
基板１１，１２，１３……によつて多層状に構成
され、これら各絶縁基板間に形成される複数の層
間に利用して上記した各線の層間配線部が適宜配
線されて相互の絶縁がとられている。なお５は
ICチツプ７を囲む枠体、６は蓋体、８はICパツ
ケージ１０が取付けられているプリント板、８０
は該プリント板８の裏面に設けられたグラウンド
面を示す。
また第６図は上記第５図に示されるような従来
型の半導体装置の１側面における配線状態を例示
したもので、ICパツケージ１０の側面に沿つて
上記高速信号線の側面配線部２１２および低速信
号線の側面配線部３１２，３２２などが所定の間
隔をおいて配線されている状態が示される。なお
第６図中３１１，３２１は該低速信号線の外部端
子、３１３，３２３は該低速信号線の層間配線部
を示しており、この図においては高速信号線の層
間配線部２１３と低速信号線の層間配線部３１
３，３２３とが同じ絶縁基板の層間に配線されて
いる例が示されている。
〔発明が解決しようとする問題点〕
このように特にこの種の多層ICパツケージに
おいては、ICパツケージ上方に設けられるICチ
ツプと、ICパツケージ下方に設けられる各外部
端子とを接続するための各信号線には、該ICパ
ツケージの上下方向に配線される部分がかなりの
部分を占めることになる。
特に上述したようにICパツケージの絶縁基板
が多層状に構成されており、さらに該絶縁基板の
厚みが厚くなるにしたがつて該上下方向配線部の
長さが次第に増加することになる。
ここで該絶縁基板の厚みについて更に説明する
と、一般に該ICチツプを駆動する駆動側の負荷
を軽減するためには、該ICチツプに接続される
信号線の特性インピーダンスを増加させる必要が
あり、それに応じて該信号線の層間配線部の両側
に位置しる絶縁基板の厚みすなわち絶縁層の厚み
を厚くする必要が生ずる。すなわち該信号線の層
間配線部を該信号線の特性インピーダンスに整合
させるために、該層間配線部を平衡形伝送路（該
層間配線部の両側にそれぞれ所定の誘電率を有す
る所定の厚さの絶縁層を介してグラウンド面（ア
ース面）を設けることにより形成される伝送路）
として構成する場合を例にとると、該層間配線部
の特性インピーダンスを例えば50Ωから75Ωに増
加させるためにはその両側の絶縁層の厚さを約３
倍とする（たとえば層間配線部の両側の絶縁板の
厚さをそれぞれ約１mmとする）必要がある。
このような場合、該上下方向に配線される部分
の伝送路長が一層増加することとなるが、かかる
上下方向の伝送路のインピーダンス特性について
は従来より格別の対策が講じられていなかつた。
しかしながら該ICチツプに接続される信号線
のうち特に例えばそのビツトレートがギガビツト
の領域にも及ぶ高速信号線については、上述した
ようにして上下方向の伝送路長が次第に増加する
にしたがつてそのインピーダンス特性を無視する
ことができなくなるという問題点がある。
本発明はかかる問題点を解決するためになされ
たもので、該高速信号線の上下方向配線部の大部
分を該ICパツケージの側面に沿つて配線し、該
側面配線部の両側にはそれぞれ所定の間隔をおい
てグラウンド面（アース面）を設け、該側面配線
部とその両側に設けられたグランド面とによりコ
プレーナ形伝送路〔通常コプレーナ形ウエイブガ
イド（CPW）という〕を形成することによつて、
該上下方向配線部のインピーダンス整合をとるよ
うにするという着想にもとづいて、該高速信号の
伝送特性を一層向上させるようにしたものであ
る。
〔問題点を解決するための手段〕
上記問題点を解決するために、本発明によれ
ば、多層状の絶縁基板をそなえたパツケージの上
方に設けられたチツプと該パツケージの下方に設
けられた外部端子とを接続するための高速信号用
および低速信号用の信号線の上下方向配線部の一
部が該パツケージの側面に沿つて配線されてお
り、該側面に配線されている信号線のうちで高速
信号線においては全長の大部分が該パツケージの
側面に設けられると共に、その両側にそれぞれ所
定の間隔をおいてグラウンド面が設けられ、該側
面に配線されている高速信号線とその両側に設け
られたグラウンド面とによりコプレーナ形伝送路
を形成することによつて、該高速信号線のパツケ
ージの上下方向のインピーダンス整合をとると共
に、低速信号線においては、その両側に該グラウ
ンド面を配さず、他の低速信号線と隣接して設け
るようにしたことを特徴とする半導体装置が提供
される。
なお上記グラウンド端子としては、交流的にみ
てアースに対しほぼ零インピーダンスであるよう
な端子を用いればよく、そのような条件をみたし
ている限り該グラウンド端子としてアース端子の
ほか、所定電位の端子（例えば−5V端子）を用
いることができる。
〔作用〕
上記構成によれば該側面に配線されている高速
信号線とその両側にそれぞれ所定の間隔をおいて
設けられたグラウンド面とによつてコプレーナ形
伝送路を形成することによつて、該高速信号線の
上下方向配線部のインピーダンス整合を容易にと
ることができる。なおこの場合該上下方向配線部
の大部分をパツケージの側面に沿つて配線するこ
とにより、該上下方向配線部の残部（すなわち主
として絶縁基板のスルーホール内を通る部分）の
インピーダンス特性を特に考慮する必要がなくな
る。
〔実施例〕
第１図乃至第４図は本発明の１実施例としての
高速ICパツケージ１をそなえた半導体装置の構
成を示すもので、上記第５図および第６図に示さ
れる従来例と対応する部分には共通の符号が付さ
れている。
すなわち１１，１２，１３……は多層状に形成
された絶縁基板であつて該絶縁基板上には１個又
は複数個のICチツプ７が載置される。
該ICチツプには高速信号線、低速信号線、グ
ラウンド線（アース線）および電源線が接続さ
れ、これらの各線は該ICパツケージを経て該IC
パツケージの下方に設けられた対応する外部端子
と接続される。この場合図示された実施例におい
ては、パツケージの一側面に低速信号線が配線さ
れ（特に第３図参照）、他の一側面に高速信号線
が配線されている（特に第４図参照）が、これら
の各信号線、グラウンド線、電源線を所定の順序
にしたがつてパツケージにおける四方の側面に配
線しうることはいうまでもない。
そして高速信号線の外部端子２１１，２２１…
…とICチツプ７との間を接続するための高速信
号線は、パツケージ１の側面に配線された側面配
線部２１２，２２２……；多層状の絶縁基板の層
間（例えば絶縁板１２と１３との間）に配線され
た層間配線部２１３，２２３……；および該絶縁
基板（例えば絶縁基板１１，１２）のスルーホー
ル１１１，１２１を通して配線された配線部２１
４……により構成される。またグラウンド線の外
部端子４１１，４２１，４３１，４４１，４５１
……とICチツプ７との間を接続するためのグラ
ンド線は、側面配線部４１２，４２２，４３２，
４４２，４５２……；該側面配線部の１つ例えば
４４２に接続された層間（例えば絶縁基板１１と
１２との間の）配線部４４３……；および該絶縁
基板のスルーホールを通して配線された配線部４
４４……により構成される。そして本発明におい
ては、上記高速信号線の側面配線部２１２，２２
２……の両側には、それぞれ所定の間隔をおい
て、必ず該グラウンド線の側面配線部（上記実施
例では側面配線部４１２，４２２および４３２が
対応する）を設けることを不可欠とする。
なお上記実施例においては、パツケージ１の四
方の側面に設けられた該グラウンド線の側面配線
部４１２，４２２，４３２，４４２，４５２……
がパツケージ上面の蓋体６に接続されており、こ
れにより該蓋体６の電位をアース電位として内部
回路をシールドして外部電磁界から隔離し、回路
を安定に動作させるように構成される。
更に低速信号線の外部端子３１１，３２１……
とICチツプとの間を接続するために低速信号線
も同様の各配線部（第３図および第１図の右側面
には側面配線部３１２，３２２および層間配線部
３１３，３２３が示される）により構成されてお
り、電源線についても同様の構成とされる。なお
５は枠体、８はICパツケージ１が取付けられて
いるプリント板、８０は該プリント板８の裏面に
設けられたグラウンド面を示す。
以上のような構成において、本発明の最も重要
な点は、ICパツケージの上方に設けられたICチ
ツプと該ICパツケージの下方に設けられた外部
端子とを接続するための高速信号線が該ICパツ
ケージの側面に沿つて配線されており（上記実施
例においては側面配線部２１２，２２２が対応す
る）、該側面配線部２１２，２２２の両側にはそ
れぞれ所定の間隔をおいてグラウンド面が設けら
れ（上記実施例においてはグラウンド線の側面配
線部４１２，４２２、および４３２が対応する）、
該側面に配線されている高速信号線とその両側に
設けられた該グラウンド面とにより（すなわち上
記実施例においては各側面配線部４１２，２１
２，４２２および４２２，２２２，４３２によつ
て）、それぞれコプレーナ形伝送路を形成し、そ
れによつて該高速信号線の上下方向配線部のイン
ピーダンス整合をとるようにした点である。
そしていま仮に該高速信号線の特性インピーダ
ンスを50オームとし、該上下方向配線部をこの特
性インピーダンスの値に整合させる場合を例にと
ると、該絶縁基板（通常セラミツク板で構成され
る）の誘電率（すなわち高速信号線とその両側の
グラウンド面との間の絶縁層の誘電率）を10とし
た場合、第１図に示される寸法Ｄ（すなわち高速
信号線の中心からグラウンド面までの距離）と寸
法ｄ（すなわち高速信号線の中心からその縁部ま
での距離）との比ｄ／Ｄがほぼ0.53（１例として
Ｄを755μm、ｄを400μm）に設定される。なお該
特性インピーダンスを更に低下させる場合にはそ
れに応じて該比率ｄ／Ｄは更に大きくされる。
そしてこの場合、該高速信号線の上下方向配線
部の大部分をパツケージの側面に沿つて配線する
（すなわちその層間配線部をなるべく上方に位置
させる）ことにより、該上下方向配線部の残部
（すなわち主として絶縁基板のスルーホール内を
通る部分）のインピーダンス特性までを特に考慮
しなくても、該上下方向配線部のインピーダンス
整合をほぼ完全にとることができる。
また、図に示される実施例においては、該グラ
ウンド線が、該高速信号線の側面配線部の両側
（すなわち上記側面配線部４１２，４２２，４３
２として示される）以外にも、例えば第３図に側
面配線部４２２，４５２として示されるように設
けられており、このようなパツケージの各側面に
設けられたグラウンド線をパツケージの蓋体６に
接続するのが望ましい。
更に上記実施例においては、該高速信号線の層
間配線部（例えば２１３）の両側に、所定の厚み
の絶縁層（第２図に示される実施例のおいては所
定の厚みの絶縁板１２および１３）を介してグラ
ウンド面１１０，１３０が形成されており、該層
間配線部（例えば２１３）と該グラウンド面１１
０，１３０とによつて前述した平衡形伝送路を形
成し、これによつて該層間配線部のインピーダン
ス整合をもとるようにされている。なお第２図に
おいて、グラウンド面１１０は絶縁板１１と１２
との層間（ただし配線部２１４などを通るスルー
ホール部分を除く）に設けられており、一方、グ
ラウンド面１３０は絶縁板１３とその下方の絶縁
板との層間に設けられる。
またICパツケージ下方の各外部端子と接続さ
れるプリント板８上の各印刷配線は、プリント板
裏面のグラウンド面（アース側金属面）８０とと
もに転送線路としてのマイクロストリツプライン
を形成している。
〔発明の効果〕
本発明によれば特に多層高速ICパツケージに
おける高速信号線においては、該パツケージ側面
に上記コプレーナ形伝送路を形成することによつ
て該高速信号線の該パツケージ側面での上下方向
のインピーダンス整合を容易にとることができる
ので、それだけ高速信号の伝送特性を向上させる
ことができ、その信号波形の劣化およびＳ／Ｎ比
の劣化を防止することができる。
更に本発明によれば低速信号線については、そ
の両側にグラウンド面を配さず、他の低速信号線
と隣接して設けるようにしているため、それだけ
パツケージの小型化を図ることができる。
【図面の簡単な説明】
第１図は、本発明にかかる半導体装置の１実施
例の斜視図、第２図は、第１図に示す半導体装置
の断面図、第３図は、第２図に示す半導体装置の
右方からみた側面図、第４図は、第２図に示す半
導体装置の左方からみた側面図、第５図は、この
種の半導体装置の従来例を示す断面図、第６図
は、第５図に示す半導体装置に左方からみた側面
図である。 符号の説明、１……本発明に適用されるICパ
ツケージ、１０……従来型のICパツケージ、１
１，１２，１３……絶縁基板、２１１，２２１…
…高速信号線の外部端子、２１２，２２２……高
速信号線の側面配線部、２１３，２２３……高速
信号線の層間配線部、３１１，３２１……低速信
号線の外部端子、３１２，３２２……低速信号線
の側面配線部、３１３，３２３……低速信号線の
層間配線部、４１１，４２１，４３１，４４１，
４５１，４９１……グラウンド線の外部端子、４
１２，４２２，４３２，４４２，４５２，４９２
……グラウンド線の側面配線部、４４３，４９３
……グラウンド線の層間配線部、６……蓋体、８
……プリント板、８０，１１０，１３０……グラ
ウンド面。

Claims (1)

    【特許請求の範囲】
  1. １ 多層状の絶縁基板をそなえたパツケージの上
    方に設けられたチツプと該パツケージの下方に設
    けられた外部端子とを接続するための高速信号用
    および低速信号用の信号線の上下方向配線部の一
    部が該パツケージの側面に沿つて配線されてお
    り、該側面に配線されている信号線のうちで高速
    信号線においては全長の大部分が該パツケージの
    側面に設けられると共に、その両側にそれぞれ所
    定の間隔をおいてグラウンド面が設けられ、該側
    面に配線されている高速信号線とその両側に設け
    られたグラウンド面とによりコプレーナ形伝送路
    を形成することによつて、該高速信号線のパツケ
    ージの上下方向のインピーダンス整合をとると共
    に、低速信号線においては、その両側に該グラウ
    ンド面を配さず、他の低速信号線と隣接して設け
    るようにしたことを特徴とする半導体装置。
JP60064992A 1985-03-30 1985-03-30 半導体装置 Granted JPS61225842A (ja)

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KR1019860002251A KR910000241B1 (ko) 1985-03-30 1986-03-26 반도체장치
EP90108564A EP0396152A1 (en) 1985-03-30 1986-03-27 Semiconductor device comprising a package
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DE8686302305T DE3682099D1 (de) 1985-03-30 1986-03-27 Halbleiteranordnung.
AT86302305T ATE68913T1 (de) 1985-03-30 1986-03-27 Halbleiteranordnung.
SG46492A SG46492G (en) 1985-03-30 1992-04-24 Semiconductor device
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