JPH0461256A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0461256A JPH0461256A JP17353290A JP17353290A JPH0461256A JP H0461256 A JPH0461256 A JP H0461256A JP 17353290 A JP17353290 A JP 17353290A JP 17353290 A JP17353290 A JP 17353290A JP H0461256 A JPH0461256 A JP H0461256A
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- JP
- Japan
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- inductance
- integrated circuit
- semiconductor integrated
- switches
- component
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 7
- 230000010355 oscillation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路の入力バッファ回路の構成法
１Ｃ関するものである 〔従来の技術〕 第ｓ因は従来の半導体集積回路の構成を示す模式上面図
である。図中、１１１は半導体基板、１！」〜＋８１
ｆｄポンディングパッド、（９）はムｌ配ａ、頭は入力
バッファ回路を示す。図のように半導体基板Ｉｌｌ上に
ポンディングパッド（！１〜（８）が形成され、ポンデ
ィングパッド（２１〜（８）とパッケージのリード線が
Ａ／線等により接続され、パッケージの信号入力端子と
接続される。又、ポンディングパッド（！）からはＡ／
配ＩＩ ！９１を介して入カバツ７ア回路側の入力端子
に接続される。
１Ｃ関するものである 〔従来の技術〕 第ｓ因は従来の半導体集積回路の構成を示す模式上面図
である。図中、１１１は半導体基板、１！」〜＋８１
ｆｄポンディングパッド、（９）はムｌ配ａ、頭は入力
バッファ回路を示す。図のように半導体基板Ｉｌｌ上に
ポンディングパッド（！１〜（８）が形成され、ポンデ
ィングパッド（２１〜（８）とパッケージのリード線が
Ａ／線等により接続され、パッケージの信号入力端子と
接続される。又、ポンディングパッド（！）からはＡ／
配ＩＩ ！９１を介して入カバツ７ア回路側の入力端子
に接続される。
次に動作につめて説明する。ムｌ配＊ ｉ９１は当然イ
ンダクタンス成分及び外賓容量を有しており、入カバツ
ファ回路叫も入力容量を有して−る。
ンダクタンス成分及び外賓容量を有しており、入カバツ
ファ回路叫も入力容量を有して−る。
更には半導体集積回路が実装されるプリント基板の信号
配４１４浮有インダクタンス及び外賓容量を有して−る
。第８図は第８図の半導体集積回路のプリント基板上に
おける実使用状態での偏号醸の、外賓容量、及び外賓イ
ンダクタンスを等価的に示した回路図である。図におい
て１９１はムｌ配線、１１０１は入カバツ７ア回路、（
６）は集積回路である０図に示す０点より右は半導体集
積回路ｌｉ１％また０点より左はプリント基板側を示丁
。
配４１４浮有インダクタンス及び外賓容量を有して−る
。第８図は第８図の半導体集積回路のプリント基板上に
おける実使用状態での偏号醸の、外賓容量、及び外賓イ
ンダクタンスを等価的に示した回路図である。図におい
て１９１はムｌ配線、１１０１は入カバツ７ア回路、（
６）は集積回路である０図に示す０点より右は半導体集
積回路ｌｉ１％また０点より左はプリント基板側を示丁
。
図のように、プリント基板上配線、及び半導体基板上配
線ともに固有のインダクタンス及び容量を有していると
考えられる。
線ともに固有のインダクタンス及び容量を有していると
考えられる。
従来の半導体集積回路は以上のように構成されているの
で、プリント基板上のある集積回路から信号が注目して
いる集積回路に伝えられたとしたとき、この両者倉つな
ぐ配線、及び注目している集積回路のＬ＋Ｏ成分により
信号かモＨ＃レベルから１Ｌ＃レベル或は”Ｌ“からゝ
′Ｈ“レベルに変化した時信号波形に乱れが生じる。
で、プリント基板上のある集積回路から信号が注目して
いる集積回路に伝えられたとしたとき、この両者倉つな
ぐ配線、及び注目している集積回路のＬ＋Ｏ成分により
信号かモＨ＃レベルから１Ｌ＃レベル或は”Ｌ“からゝ
′Ｈ“レベルに変化した時信号波形に乱れが生じる。
この様子を第３図に示すム点およびＢ点について、信号
！形を第４図に示す。図のように一般的には実線で示し
たようなオーバーシュート。
！形を第４図に示す。図のように一般的には実線で示し
たようなオーバーシュート。
アンダーシュート波形が必ず出現する。
そして１．特にこの信号変化の高１Ｉｌｌ波成分が信号
配線の固有のり、 ａｔ！ｉ、分と、たまたまその共
振周波数に合歓した場合には第４図中の破線で示したよ
うな大きなアンダーシュート或はオーバーシュートを生
じさせ、場合によっては半導体集積口ｗ！ｌに誤動作を
生じさせる等の問題点があった。
配線の固有のり、 ａｔ！ｉ、分と、たまたまその共
振周波数に合歓した場合には第４図中の破線で示したよ
うな大きなアンダーシュート或はオーバーシュートを生
じさせ、場合によっては半導体集積口ｗ！ｌに誤動作を
生じさせる等の問題点があった。
この発明に上記のような問題点を解決する之めになされ
次もので、上記の共振によるオーバーシュート、或はア
ンダーシュートの大きさを低減する手段を有する半導体
集積回路？得ることに目的とする 〔課題を解決するための手段〕 この発明に係る半導体集積回路は、半導体基板上の信号
配線の有するインダクタンス或はキャパシタンスを町変
にできるようにする。
次もので、上記の共振によるオーバーシュート、或はア
ンダーシュートの大きさを低減する手段を有する半導体
集積回路？得ることに目的とする 〔課題を解決するための手段〕 この発明に係る半導体集積回路は、半導体基板上の信号
配線の有するインダクタンス或はキャパシタンスを町変
にできるようにする。
この発明による半導体集積回路は、＊際のプリント基板
上のインダクタンス或はキャパシタンス成分、及びその
半導体集積回路に入力される他の半導体集積回路の出力
信号の高調波酸分により発生するオーバーシュート、ア
ンダーシュートをユーザーにより低減することが可能に
なる。
上のインダクタンス或はキャパシタンス成分、及びその
半導体集積回路に入力される他の半導体集積回路の出力
信号の高調波酸分により発生するオーバーシュート、ア
ンダーシュートをユーザーにより低減することが可能に
なる。
以下、この発明の一実施１ＰＩＪ ｋ図について説明す
る。第１図におりてＵは半導体基板、（１２〜賭はポン
ディングパッド、０１ｆｌムを配線、ωは入力バッフア
回路を示ｆ。又１．２１１−鏝ｄムｌ配線−を折りまげ
て形成し次インダクタパターンであり、その目的とする
ところは意識的にインダクタンスを形成することである
。麺〜＠はスイッチである。スイッチ（至）〜（至）を
個々に開放すればその間ｉＣあるインダクタパターンＩ
２１１−（至）によるインダクタンス成分が生き、スイ
ッチ彌〜μｓを個々に閉じれば、その間ＶＣあるインダ
クタパターン圓〜ｃ２４１ＶＣよるインダクタンス成分
がバイパスされることになる。
る。第１図におりてＵは半導体基板、（１２〜賭はポン
ディングパッド、０１ｆｌムを配線、ωは入力バッフア
回路を示ｆ。又１．２１１−鏝ｄムｌ配線−を折りまげ
て形成し次インダクタパターンであり、その目的とする
ところは意識的にインダクタンスを形成することである
。麺〜＠はスイッチである。スイッチ（至）〜（至）を
個々に開放すればその間ｉＣあるインダクタパターンＩ
２１１−（至）によるインダクタンス成分が生き、スイ
ッチ彌〜μｓを個々に閉じれば、その間ＶＣあるインダ
クタパターン圓〜ｃ２４１ＶＣよるインダクタンス成分
がバイパスされることになる。
即ち、スイッチ（至）〜（至）個々の開放ｆｆｔは閉そ
くを任意に行うことによってポンディングパッドａ４と
入力バッファ回路−の間のインダクタンスｔをかえるこ
とができる。従って第３図に示したり、のインダクタン
スＩｗを変更でき、共振周波数と異なった時定数に設定
することにより信号ノオーハーシュート、或はアンダー
シュートを軽減することができる。
くを任意に行うことによってポンディングパッドａ４と
入力バッファ回路−の間のインダクタンスｔをかえるこ
とができる。従って第３図に示したり、のインダクタン
スＩｗを変更でき、共振周波数と異なった時定数に設定
することにより信号ノオーハーシュート、或はアンダー
シュートを軽減することができる。
又スイッチ（至）〜＠にアルミニ程のマスクによっテ作
ッてもよく、又、ＭＯＳトランジスタ暮の＃！、妨素子
を用いてもよい。又、スイッチ（至）〜（至）をヒユー
ズで形成し、ユーザーが任意にこのヒユーズの切断がで
きる（即ちプログラムできる）よう（構成してもよい。
ッてもよく、又、ＭＯＳトランジスタ暮の＃！、妨素子
を用いてもよい。又、スイッチ（至）〜（至）をヒユー
ズで形成し、ユーザーが任意にこのヒユーズの切断がで
きる（即ちプログラムできる）よう（構成してもよい。
なお、上記実施的ではインダクタンス成分を用いる場合
で説明したが、キャパシタンス成分でも良く、或は両者
？用いて構成することも可能である。
で説明したが、キャパシタンス成分でも良く、或は両者
？用いて構成することも可能である。
また、入力端子の入力インダクタンス値、ｊｂるいは入
力キャパシタンスｍを変える手段であればインダクタン
ス成分あるいはキャパシタンス成分によらなくて本よい
。
力キャパシタンスｍを変える手段であればインダクタン
ス成分あるいはキャパシタンス成分によらなくて本よい
。
以上のように、この発明によれば、半導体集積回路の入
力インダクタンス或Ｆｉ、−ｖ＆ヤバシタンスを町変に
できるようにしたので、入方信号の回路時定数によるオ
ーバーシュート、アンダーシュートを低減できる効果が
ある。
力インダクタンス或Ｆｉ、−ｖ＆ヤバシタンスを町変に
できるようにしたので、入方信号の回路時定数によるオ
ーバーシュート、アンダーシュートを低減できる効果が
ある。
１ｇ１図にこの発明の一実施例における半導体装置の模
式上面図、第８図に、従来の半導体装置の模式上面図、
第８図＃″ｉ第２図の半導体集積回路のプリント基板上
における実使用状態での信号線の等価回路図、第４図は
、第３図に示すム点およびＢ点における信号を示す波形
図である。 図において、ａＩＪは半導体基板、ｕ２１〜ａ〜はボ／
ディングパッド、翰はムｌ配線、＠は入力バッファ回路
、ｅａｌ−ＪＭはインダクタパターン、四〜儲はスイッ
チである。 なお、図中、同一符号に同一、又は相当部分を示す。
式上面図、第８図に、従来の半導体装置の模式上面図、
第８図＃″ｉ第２図の半導体集積回路のプリント基板上
における実使用状態での信号線の等価回路図、第４図は
、第３図に示すム点およびＢ点における信号を示す波形
図である。 図において、ａＩＪは半導体基板、ｕ２１〜ａ〜はボ／
ディングパッド、翰はムｌ配線、＠は入力バッファ回路
、ｅａｌ−ＪＭはインダクタパターン、四〜儲はスイッ
チである。 なお、図中、同一符号に同一、又は相当部分を示す。
Claims (1)
- 半導体集積回路において、外部からの信号が入力され
る入力端子のアルミ配線を折れまげるように配置された
インダクタンス素子、或は半導体集積回路と構成する複
数の配線層の異なつた層により形成されるキヤパシタ及
び上記インダクタンス素子或はキヤパシタを短絡するた
めのスイッチング素子により形成し、入力インダクタン
ス値あるいは入力キヤパシタンス値を可変にできるよう
な手段を有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17353290A JPH0461256A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17353290A JPH0461256A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461256A true JPH0461256A (ja) | 1992-02-27 |
Family
ID=15962281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17353290A Pending JPH0461256A (ja) | 1990-06-28 | 1990-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585014A (en) * | 1993-06-30 | 1996-12-17 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for electrical discharge machining using variable capacitance and variable inductance |
| US5629553A (en) * | 1993-11-17 | 1997-05-13 | Takeshi Ikeda | Variable inductance element using an inductor conductor |
| JP2005347431A (ja) * | 2004-06-02 | 2005-12-15 | Ricoh Co Ltd | 半導体集積回路およびその内部回路レイアウト方法 |
| EP1788626A1 (en) * | 2005-11-17 | 2007-05-23 | Seiko Epson Corporation | Multilayer circuit with variable inductor, and method of manufacturing it |
-
1990
- 1990-06-28 JP JP17353290A patent/JPH0461256A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585014A (en) * | 1993-06-30 | 1996-12-17 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for electrical discharge machining using variable capacitance and variable inductance |
| US5629553A (en) * | 1993-11-17 | 1997-05-13 | Takeshi Ikeda | Variable inductance element using an inductor conductor |
| JP2005347431A (ja) * | 2004-06-02 | 2005-12-15 | Ricoh Co Ltd | 半導体集積回路およびその内部回路レイアウト方法 |
| EP1788626A1 (en) * | 2005-11-17 | 2007-05-23 | Seiko Epson Corporation | Multilayer circuit with variable inductor, and method of manufacturing it |
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