JPH0453389A - 動ベクトル検出装置 - Google Patents
動ベクトル検出装置Info
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- 230000015654 memory Effects 0.000 claims abstract description 146
- 238000001514 detection method Methods 0.000 claims description 62
- 230000033001 locomotion Effects 0.000 claims description 47
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- 230000005540 biological transmission Effects 0.000 description 3
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- WTEVQBCEXWBHNA-UHFFFAOYSA-N Citral Natural products CC(C)=CCCC(C)=CC=O WTEVQBCEXWBHNA-UHFFFAOYSA-N 0.000 description 1
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- WTEVQBCEXWBHNA-JXMROGBWSA-N geranial Chemical compound CC(C)=CCC\C(C)=C\C=O WTEVQBCEXWBHNA-JXMROGBWSA-N 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は動画像信号を高能率符号化して伝送するテレビ
電話及びテレビ会議等において用いられる動ベクトル検
出装置に関する。
電話及びテレビ会議等において用いられる動ベクトル検
出装置に関する。
動画像信号が伝送されるテレビ電話及びテレビ会議等に
おいては、膨大な情報量を持つ動画像信号を高能率で符
号化する必要がある。その方法の１つとして、フレーム
間予測符号化方法がある。
おいては、膨大な情報量を持つ動画像信号を高能率で符
号化する必要がある。その方法の１つとして、フレーム
間予測符号化方法がある。
この方法は、現在伝送しようとしているフレーム（現フ
レームと称す）の各画素データと、１回前に伝送したフ
レーム（前フレームと称す）の同位置の画素データとの
差分（予測誤差データと称す）をとり、この予測誤差デ
ータを現フレームの各画素データに代えて符号化して伝
送する方法である。
レームと称す）の各画素データと、１回前に伝送したフ
レーム（前フレームと称す）の同位置の画素データとの
差分（予測誤差データと称す）をとり、この予測誤差デ
ータを現フレームの各画素データに代えて符号化して伝
送する方法である。
この方法は、動きのない又は、動きの少ない画像につい
てはフレーム間の相関が大きいので高能率で符号化でき
るが、動きの大きい画像については、フレーム間の相関
が小さいため、伝送されるデータが増加するとの問題が
ある。
てはフレーム間の相関が大きいので高能率で符号化でき
るが、動きの大きい画像については、フレーム間の相関
が小さいため、伝送されるデータが増加するとの問題が
ある。
この問題の解決法として、動き補償フレーム間予測符号
化法がある。この方法は、予測誤差データを求める前に
、先ず、現フレームと前フレームから動ベクトルを検出
する。この動ベクトルに従って前フレームを移動させ、
この移動させた前フレームと現フレームとの予測誤差デ
ータを求め、この予測誤差データと動ベクトルとを併せ
て伝送させるやり方をとる。
化法がある。この方法は、予測誤差データを求める前に
、先ず、現フレームと前フレームから動ベクトルを検出
する。この動ベクトルに従って前フレームを移動させ、
この移動させた前フレームと現フレームとの予測誤差デ
ータを求め、この予測誤差データと動ベクトルとを併せ
て伝送させるやり方をとる。
動ベクトルの考え方を第７図に示す。入力画面１００は
現フレームより成るものであり、前画面２００は前フレ
ームより成る。入力画面１００での検出ブロック１００
Ａは前画面２ｏＯのブロック２００Ａに相当したとする
。これを前画面２００上での位置の変化でとらえると、
点線で示すブロック１００Ａは実線で示すブロック２０
０Ａに前回にはあったことになる。そこで、ブロック１
００Ａから２００Ａへのベクトル■を動ベク１〜ルと定
義した。
現フレームより成るものであり、前画面２００は前フレ
ームより成る。入力画面１００での検出ブロック１００
Ａは前画面２ｏＯのブロック２００Ａに相当したとする
。これを前画面２００上での位置の変化でとらえると、
点線で示すブロック１００Ａは実線で示すブロック２０
０Ａに前回にはあったことになる。そこで、ブロック１
００Ａから２００Ａへのベクトル■を動ベク１〜ルと定
義した。
ブロック１００Ａと２００Ａとが同じか否かは評価法に
従う。ブロック１００Ａと２０ＯＡとは同じ大きさのブ
ロック（Ｍ×Ｍ、例えばＭ＝１６）とすれば、互いに対
応位置との画素製差の差分をとり、その差分の絶対値を
とり、ブロック全体について差分絶対値の加算をする。
従う。ブロック１００Ａと２０ＯＡとは同じ大きさのブ
ロック（Ｍ×Ｍ、例えばＭ＝１６）とすれば、互いに対
応位置との画素製差の差分をとり、その差分の絶対値を
とり、ブロック全体について差分絶対値の加算をする。
この総加算値が評価データであり、これが同一とみなし
うる規定値以内であれば、ブロック１００Ａと２０ＯＡ
とは同一のブロックとみなし、規定値以上であれば異な
るブロックとみなす。この他の評価法としては、差分の
自乗和を求めて、規定値内か否かの比較を行う方法もあ
る。（１）式には、差分の絶対値の総和による評価デー
タＤｉｊの計算式を示す。
うる規定値以内であれば、ブロック１００Ａと２０ＯＡ
とは同一のブロックとみなし、規定値以上であれば異な
るブロックとみなす。この他の評価法としては、差分の
自乗和を求めて、規定値内か否かの比較を行う方法もあ
る。（１）式には、差分の絶対値の総和による評価デー
タＤｉｊの計算式を示す。
但し、ａが検出ブロックの画素データ、ｂが検索ブロッ
クの画素データである。
クの画素データである。
規定値共」二であれば、ブロック２０ＯＡの代りにその
近傍のブロックについて同様な評価法を行う。以下、規
定値以内のブロックが見つかるまでブロックを移動させ
る。
近傍のブロックについて同様な評価法を行う。以下、規
定値以内のブロックが見つかるまでブロックを移動させ
る。
尚、規定値以内のブロックが見つかれば、その時点で即
座に評価を中止する前記やり方の他に、一定のブロック
探索範囲を定めておき、この全範囲についてのすべての
ブロックについてブロック１００Ａと比較して総加算値
を求めておき、この複数の総加算値の中で最小となる値
をもって、最小値となるブロックがブロックＬＯＯＡに
相当するとみなすやり方もある。
座に評価を中止する前記やり方の他に、一定のブロック
探索範囲を定めておき、この全範囲についてのすべての
ブロックについてブロック１００Ａと比較して総加算値
を求めておき、この複数の総加算値の中で最小となる値
をもって、最小値となるブロックがブロックＬＯＯＡに
相当するとみなすやり方もある。
いずれの方法をとるかは、要求精度や送出伝送許容値、
ハードウェアやシステム上の要求等しこよって変わる。
ハードウェアやシステム上の要求等しこよって変わる。
ここで、現画面上のブロック１００Ａは、動ベク１−ル
を検出するためのブロックである故に、検出ブロックと
称する。ブロック探索範囲の決め方は、種々あるが、代
表的なものは、前画面２００上で、現画面１００の検出
ブロック１００Ａと同一位置のブロックを中心ブロック
（この中心ブロックを同位置ブロックと定義する）とし
、その周囲の一定範囲を探索範囲とするやり方である。
を検出するためのブロックである故に、検出ブロックと
称する。ブロック探索範囲の決め方は、種々あるが、代
表的なものは、前画面２００上で、現画面１００の検出
ブロック１００Ａと同一位置のブロックを中心ブロック
（この中心ブロックを同位置ブロックと定義する）とし
、その周囲の一定範囲を探索範囲とするやり方である。
周囲の一定範囲とは本来任意であるが、検出ブロックを
Ｍ×Ｍの画素とした場合、２ＭＸ２Ｍの画素の大きさに
とることが多い。従って、面積的には、検出ブロックの
４倍の大きさとなる。
Ｍ×Ｍの画素とした場合、２ＭＸ２Ｍの画素の大きさに
とることが多い。従って、面積的には、検出ブロックの
４倍の大きさとなる。
また、探索範囲での検索の仕方は、２ＭＸ２Ｍの事例に
あっては、その右上端から水平方向に左から右、垂直方
向に上から下へとブロック（このブロックを検索ブロッ
クと称する）を移動させ、その都度、検出ブロックと検
索ブロックとの間で、評価値Ｄｉｊを求める。
あっては、その右上端から水平方向に左から右、垂直方
向に上から下へとブロック（このブロックを検索ブロッ
クと称する）を移動させ、その都度、検出ブロックと検
索ブロックとの間で、評価値Ｄｉｊを求める。
尚、探索範囲は、検出ブロックＭ×Ｍに対して２ＭＸ２
Ｍとする場合、（２Ｍ −１） ｘ （２Ｍ −１）と
してもよい。
Ｍとする場合、（２Ｍ −１） ｘ （２Ｍ −１）と
してもよい。
然るに、探索範囲内のすべての検索ブロックについて検
出ブロックとの間で差分データ、及び評価データ（総加
算値）を求め、その評価データを最小とする動ベクトル
を求めると、評価データの計算回数が大きくなる問題点
を持つ。例えば、探索範囲が（２Ｍ−１）Ｘ （２Ｍ−
１）の場合とした場合、評価データの計算回数はＭ×Ｍ
＝Ｍ２となる。Ｍ＝１６の場合、２５６回となる。この
回数は、検索ブロックの中心位置の移動範囲（Ｍ×Ｍ個
）に相当する。
出ブロックとの間で差分データ、及び評価データ（総加
算値）を求め、その評価データを最小とする動ベクトル
を求めると、評価データの計算回数が大きくなる問題点
を持つ。例えば、探索範囲が（２Ｍ−１）Ｘ （２Ｍ−
１）の場合とした場合、評価データの計算回数はＭ×Ｍ
＝Ｍ２となる。Ｍ＝１６の場合、２５６回となる。この
回数は、検索ブロックの中心位置の移動範囲（Ｍ×Ｍ個
）に相当する。
評価データの計算回数は少なければ更によい。
探索範囲は、検出ブロックが与えられる毎に定まる故に
、全検出ブロックにあっては、検出ブロック数Ｘ （Ｍ
×Ｍ）の評価データの計算回数が必要となり、実用上問
題となる。
、全検出ブロックにあっては、検出ブロック数Ｘ （Ｍ
×Ｍ）の評価データの計算回数が必要となり、実用上問
題となる。
出願人は、先に「動ベクトル検出装置」 （特願平１−
２４４４５４号）を出願し、評価データの計算回数の低
減をはかる発明を提案した。
２４４４５４号）を出願し、評価データの計算回数の低
減をはかる発明を提案した。
第８図はかかる先願の説明図である。検出ブロックＭ×
ＭのＭを説明を簡単にするためＭ＝３とし、探索範囲を
５×５とした例である。この探索範囲の中心ブロック２
００Ｂが、入力画素中の検出ブロックと同じ位置の同位
置ブロックである。
ＭのＭを説明を簡単にするためＭ＝３とし、探索範囲を
５×５とした例である。この探索範囲の中心ブロック２
００Ｂが、入力画素中の検出ブロックと同じ位置の同位
置ブロックである。
先願は図の探索範囲２００を３Ｘ５と２Ｘ５画素の２つ
の左半分ブロックｂ、右半分ブロックｂ′に分離し、こ
れを動ベクトル演算部に検出ブロック１００Ａと共に独
立して入力させるようにしたものである。
の左半分ブロックｂ、右半分ブロックｂ′に分離し、こ
れを動ベクトル演算部に検出ブロック１００Ａと共に独
立して入力させるようにしたものである。
かかる先願での動ベクトル検出装置の構成図を第１０図
に示す。
に示す。
動ベクトル演算部は、入力選択回路１５０．演算回路（
ＰＥＩ〜ＰＥ３）１５１〜１５３．出力選択回路１５４
．最小値検出回路１５５及び制御信号発生回路１−５６
より成る。入力画像ブロックａと探索範囲（前画面画像
）ブロックｂ及びｂ′は入力選択回路により適切に切換
られて、ａとｂもしくはｂ′とが各々の演算回路（ＰＥ
Ｉ〜ＰＥ３）に入力される。各演算回路（ＰＥＩ〜ＰＥ
３）では評価値Ｄｉｊを計算し出力する。この計算結果
は出力選択手段回路により順次最小値検出回路に送られ
る。最小値検出回路は順次入力される評価値の大小比較
をし、最小値を検出する。この最小値を与える時間タイ
ミングから探索範囲での空間的な位置を動ベクトルとし
て出力している。制御信号発生回路は各回路部への動作
制御信号を発生し供給している。
ＰＥＩ〜ＰＥ３）１５１〜１５３．出力選択回路１５４
．最小値検出回路１５５及び制御信号発生回路１−５６
より成る。入力画像ブロックａと探索範囲（前画面画像
）ブロックｂ及びｂ′は入力選択回路により適切に切換
られて、ａとｂもしくはｂ′とが各々の演算回路（ＰＥ
Ｉ〜ＰＥ３）に入力される。各演算回路（ＰＥＩ〜ＰＥ
３）では評価値Ｄｉｊを計算し出力する。この計算結果
は出力選択手段回路により順次最小値検出回路に送られ
る。最小値検出回路は順次入力される評価値の大小比較
をし、最小値を検出する。この最小値を与える時間タイ
ミングから探索範囲での空間的な位置を動ベクトルとし
て出力している。制御信号発生回路は各回路部への動作
制御信号を発生し供給している。
第９図は、演算回路１５１〜１５３へのデータの入力及
び演算のタイミングを示す図である。
び演算のタイミングを示す図である。
本発明の目的は、こうした先願の動ベクトル演算部を駆
動するに好適な画像データを入力する動ベクトル検出装
置を提供するものである。
動するに好適な画像データを入力する動ベクトル検出装
置を提供するものである。
本発明は、入力画面データを格納する第１のデータメモ
リと、前画面データを格納する第２のデータメモリと、
第１のデータメモリから読出した入力画面中のＮ×Ｎ画
素の検出ブロックを取込む第１の入力端子と、該検出ブ
ロックに対応して第２のデータメモリから読出したＮ×
Ｎ画素の探索範囲（Ｎ＝２Ｍ）を取込む第２の入力端子
と、を有し、該第１．第２の入力端子から取込んだ検出
ブロックと探索範囲中の検索ブロックとの内でブロック
単位に比較を行い、検出ブロックに最も近い、探索範囲
中の最適な検索ブロックを見つけ出し、該検出ブロック
と最適検索ブロックとの位置関係から動ベクトルを求め
る動ベクトル演算部と、より成る動ベクトル検出装置に
おいて、上記第２の入力端子を第３．第４の入力端子で
構成すると共に、上記第１のデータメモリと第１の入力
端子との間に設けられ、Ｍ×Ｍの容量をそれぞれ持つ第
１．第２のキャッシュメモリと、相隣り合う２つの検出
ブロックが、第１のデータメモリから時系列に従って第
１．第２のキャッシュメモリへ交互に書込み、且つ一方
のキャッシュメモリへの書込み中は他方のキャッシュメ
モリは、格納中の検出ブロックを第１の入力端子に送出
させるべく、読出し中とする第１の制御手段と、上記第
２のデータメモリと、第３．第４の入力端子との間に設
けられ、探索範囲の半分の大きさＭ×Ｎの容量を持つ第
３．第４．第５のキャッシュメモリと、上記第３．第４
．第５のキャッシュメモリへ第２のデータメモリから探
索範囲の半分の大きさ単位に時系列に従って交互に書込
み、眩いずれか１つのキャッシュメモリへの書込み中に
あっては残りの２つのキャッシュメモリは、既書込みの
、検出ブロック対応の検索ブロックを第３．第４の入力
端子に送出させるべく、読出し中とする第２の制御手段
と、より成る（請求項１）。
リと、前画面データを格納する第２のデータメモリと、
第１のデータメモリから読出した入力画面中のＮ×Ｎ画
素の検出ブロックを取込む第１の入力端子と、該検出ブ
ロックに対応して第２のデータメモリから読出したＮ×
Ｎ画素の探索範囲（Ｎ＝２Ｍ）を取込む第２の入力端子
と、を有し、該第１．第２の入力端子から取込んだ検出
ブロックと探索範囲中の検索ブロックとの内でブロック
単位に比較を行い、検出ブロックに最も近い、探索範囲
中の最適な検索ブロックを見つけ出し、該検出ブロック
と最適検索ブロックとの位置関係から動ベクトルを求め
る動ベクトル演算部と、より成る動ベクトル検出装置に
おいて、上記第２の入力端子を第３．第４の入力端子で
構成すると共に、上記第１のデータメモリと第１の入力
端子との間に設けられ、Ｍ×Ｍの容量をそれぞれ持つ第
１．第２のキャッシュメモリと、相隣り合う２つの検出
ブロックが、第１のデータメモリから時系列に従って第
１．第２のキャッシュメモリへ交互に書込み、且つ一方
のキャッシュメモリへの書込み中は他方のキャッシュメ
モリは、格納中の検出ブロックを第１の入力端子に送出
させるべく、読出し中とする第１の制御手段と、上記第
２のデータメモリと、第３．第４の入力端子との間に設
けられ、探索範囲の半分の大きさＭ×Ｎの容量を持つ第
３．第４．第５のキャッシュメモリと、上記第３．第４
．第５のキャッシュメモリへ第２のデータメモリから探
索範囲の半分の大きさ単位に時系列に従って交互に書込
み、眩いずれか１つのキャッシュメモリへの書込み中に
あっては残りの２つのキャッシュメモリは、既書込みの
、検出ブロック対応の検索ブロックを第３．第４の入力
端子に送出させるべく、読出し中とする第２の制御手段
と、より成る（請求項１）。
更に本発明は、上記動ベクトル演算部を第１゜第２の動
ベクトル演算部で構成し、第１．第２の動ベクトル演算
部は、それぞれ上記第２の入力端子に代って、第３．第
４．及び第５．第６の２つの入力端子を持つように構成
し、上記第１の入力端子に代って、それぞれ第７．第８
の入力端子を持つように構成すると共に、」上記第１の
データメモリと、第７の入力端子との間に設けられ、Ｍ
×Ｍの容量それぞれを持つ第１．第２のキャッシュメモ
リと、上記第１のデータメモリと第８の入力端子との間
に設けられ、Ｍ×Ｍの容量をそれぞれ持つ第３．第４の
キャッシュメモリと、相隣り合う４つの検出ブロックが
、第１のデータメモリから時系列に従って第１→第３→
第２→第４のキャッシュメモリの順に交互に書込み、且
つ第１．第２のキャッシュメモリにあってはいずれが一
方のキャッシュメモリへの書込み中は他方のキャッシュ
メモリは格納中の検出ブロックを第７の入力端子に送出
させるべく、読出し中とし、第３．第４のキャッシュメ
モリにあってはいずれか一方のキャッシュメモリへの書
込み中は他方のキャッシュメモリは格納中の検出ブロッ
クを第８の入力端子に送出させるべく、読出し中とする
第１の制御手段と、上記第２のデータメモリと、第３．
第４゜第５．第６の入力端子との間に設けられ、探索範
囲の半分の大きさＭ×Ｎの容量を持つ第５．第６゜第７
．第８．第９のキャッシュメモリと、上記第５、第６．
第７．第８．第９のキャッシュメモリへ時系列に従って
第５→第６→第７→第８→第９のキャッシュメモリの順
に相隣り合う探索範囲の半分のＭ×Ｎの大きさのデータ
を交互に書込み。
ベクトル演算部で構成し、第１．第２の動ベクトル演算
部は、それぞれ上記第２の入力端子に代って、第３．第
４．及び第５．第６の２つの入力端子を持つように構成
し、上記第１の入力端子に代って、それぞれ第７．第８
の入力端子を持つように構成すると共に、」上記第１の
データメモリと、第７の入力端子との間に設けられ、Ｍ
×Ｍの容量それぞれを持つ第１．第２のキャッシュメモ
リと、上記第１のデータメモリと第８の入力端子との間
に設けられ、Ｍ×Ｍの容量をそれぞれ持つ第３．第４の
キャッシュメモリと、相隣り合う４つの検出ブロックが
、第１のデータメモリから時系列に従って第１→第３→
第２→第４のキャッシュメモリの順に交互に書込み、且
つ第１．第２のキャッシュメモリにあってはいずれが一
方のキャッシュメモリへの書込み中は他方のキャッシュ
メモリは格納中の検出ブロックを第７の入力端子に送出
させるべく、読出し中とし、第３．第４のキャッシュメ
モリにあってはいずれか一方のキャッシュメモリへの書
込み中は他方のキャッシュメモリは格納中の検出ブロッ
クを第８の入力端子に送出させるべく、読出し中とする
第１の制御手段と、上記第２のデータメモリと、第３．
第４゜第５．第６の入力端子との間に設けられ、探索範
囲の半分の大きさＭ×Ｎの容量を持つ第５．第６゜第７
．第８．第９のキャッシュメモリと、上記第５、第６．
第７．第８．第９のキャッシュメモリへ時系列に従って
第５→第６→第７→第８→第９のキャッシュメモリの順
に相隣り合う探索範囲の半分のＭ×Ｎの大きさのデータ
を交互に書込み。
該いずれか１つのキャッシュメモリへの書込み中にあっ
ては、残りの４つのキャッシュメモリの中の任意の３つ
のキャッシュメモリは、既書込みの、検出ブロック対応
の検索−ブロックを第３．第４゜第５．第６の入力端子
に送出させるべく、読出し中とする第２の制御手段と、
より成る（請求項２）。
ては、残りの４つのキャッシュメモリの中の任意の３つ
のキャッシュメモリは、既書込みの、検出ブロック対応
の検索−ブロックを第３．第４゜第５．第６の入力端子
に送出させるべく、読出し中とする第２の制御手段と、
より成る（請求項２）。
本発明によれば、演算部へのデータ転送は、キャッシュ
メモリを介して行われ、データメモリからのデータ読出
しの頻度を少なくできる。
メモリを介して行われ、データメモリからのデータ読出
しの頻度を少なくできる。
第１図は本発明の動ベクトル検出装置の実施例図である
。本実施例の特徴は、入力画面データメモリ１．１０及
び前画面データメモリ１１１と動ベクトル演算部１１２
との間にデータ分配部１１４を設けたことである。デー
タ分配部は、２つのａキャッシュメモリ２０，２１．及
び切換器４０゜３つのｂキャッシュメモリ３０，３１，
３２、及び切換器４２から成る。動ベクトル演算部１１
２への入力端子３へは切換器４０の出力を入力し、入力
端子４と５へは切換器４０の出力を入力する。
。本実施例の特徴は、入力画面データメモリ１．１０及
び前画面データメモリ１１１と動ベクトル演算部１１２
との間にデータ分配部１１４を設けたことである。デー
タ分配部は、２つのａキャッシュメモリ２０，２１．及
び切換器４０゜３つのｂキャッシュメモリ３０，３１，
３２、及び切換器４２から成る。動ベクトル演算部１１
２への入力端子３へは切換器４０の出力を入力し、入力
端子４と５へは切換器４０の出力を入力する。
更に、これらの新しい構成のもとでの制御部１１５によ
る制御も新規な構成となる。
る制御も新規な構成となる。
ｂキャッシュメモリ３０〜３２のそれぞれの大きさは、
検出ブロックをＭ×Ｍとし、探索範囲を２ＭＸ２Ｍとし
た場合、２Ｍ×Ｍの大きさである。
検出ブロックをＭ×Ｍとし、探索範囲を２ＭＸ２Ｍとし
た場合、２Ｍ×Ｍの大きさである。
ここで、前半の２Ｍとは縦方向の大きさ、後半のＭとは
横方向の大きさである。かかる容量としたことにより、
キャッシュメモリ３０〜３２へは、それぞれ探索範囲の
左半分ブロックｂ、右半分ブロックｂ′が格納できる。
横方向の大きさである。かかる容量としたことにより、
キャッシュメモリ３０〜３２へは、それぞれ探索範囲の
左半分ブロックｂ、右半分ブロックｂ′が格納できる。
ａキャッシュメモリ２０．２１のそれぞれの大きさは、
検出ブロックの大きさＭ×Ｍの大きさとした。
検出ブロックの大きさＭ×Ｍの大きさとした。
キャッシュメモリ３０〜３２，２０．２１への書込みと
読出しのタイミング及びその書込み内容と読出し内容を
第２図に示す。
読出しのタイミング及びその書込み内容と読出し内容を
第２図に示す。
（１）メモリアクセスサイクル１（、・・・・・・この
サイクルでは、キャッシュメモリ３０にデータメモリ１
１１中の探索範囲の左半分ブロックｂｏを書込む。
サイクルでは、キャッシュメモリ３０にデータメモリ１
１１中の探索範囲の左半分ブロックｂｏを書込む。
他のキャッシュメモリへのアクセスはしない。
（２）メモリアクセスサイクルｔビ・・・・・このサイ
クルでは、キャッシュメモリ３１にデータメモリ１１１
中の探索範囲の右半分ブロックｂ、を書込む。
クルでは、キャッシュメモリ３１にデータメモリ１１１
中の探索範囲の右半分ブロックｂ、を書込む。
更に、キャッシュメモリ２０にデータメモリ１１０中の
検出ブロックａＱを書込む。残りのキャッシュメモリへ
のアクセスはしない。
検出ブロックａＱを書込む。残りのキャッシュメモリへ
のアクセスはしない。
（３）メモリアクセスサイクルｔ２・・・・・・このサ
イクルｔｏ＋ ｔｌは初期サイクルであり、このサイク
ルｔ２から本来のサイクルへ入る。サイクルｔ２にあっ
ては、サイクルｔｏとｔｌで書込んだｂＯとｂｌとａｏ
を演算部１１２へ出力し、動ベクトルの演算を行う。更
に、サイタルｔ２にあっては、上記読出し中でないキャ
ッシュメモリ３２ヘデータメモリ１１１の左半分ブロッ
クｂ２を書込み、キャッシュメモリ２１ヘデータメモリ
１１０の隣りの検出ブロックａ１を書込む。
イクルｔｏ＋ ｔｌは初期サイクルであり、このサイク
ルｔ２から本来のサイクルへ入る。サイクルｔ２にあっ
ては、サイクルｔｏとｔｌで書込んだｂＯとｂｌとａｏ
を演算部１１２へ出力し、動ベクトルの演算を行う。更
に、サイタルｔ２にあっては、上記読出し中でないキャ
ッシュメモリ３２ヘデータメモリ１１１の左半分ブロッ
クｂ２を書込み、キャッシュメモリ２１ヘデータメモリ
１１０の隣りの検出ブロックａ１を書込む。
（４）メモリサイクルｔ３・・・・・・キャッシュメモ
リ３１の右半分ブロックｂ、、キャッシュメモリ３２の
左半分ブロックｂ２、キャッシュメモリ２１の検出ブロ
ックａ１を読出し、これらの間で演算部１１２で動ベク
トル演算を行う。更に、この読出し中にあっては、残り
のキャッシュメモリ３０へは右半分ブロックｂ３、キャ
ッシュメモリ２ｏへは次の隣接する検出ブロックａ２を
書込む。
リ３１の右半分ブロックｂ、、キャッシュメモリ３２の
左半分ブロックｂ２、キャッシュメモリ２１の検出ブロ
ックａ１を読出し、これらの間で演算部１１２で動ベク
トル演算を行う。更に、この読出し中にあっては、残り
のキャッシュメモリ３０へは右半分ブロックｂ３、キャ
ッシュメモリ２ｏへは次の隣接する検出ブロックａ２を
書込む。
（５）以下、同様に、ｔ４．、ｔ５・・・・・・と同様
な制御がなされる。
な制御がなされる。
以上の（１）〜（５）での探索範囲と検出ブロックとの
関係を第３図（イ）に示す。半面ブロックｂｏとす、と
が検出ブロックａＯに対応する探索範囲の、左、右の半
面ブロックを示し、半面ブロックｂ。
関係を第３図（イ）に示す。半面ブロックｂｏとす、と
が検出ブロックａＯに対応する探索範囲の、左、右の半
面ブロックを示し、半面ブロックｂ。
とｂ２とが隣接する検出ブロックａ１に対応する探索範
囲の、左、右の半面ブロックを示す。以下、同様な対応
関係が続く。第３図（ロ）には、かかる対応関係を表形
式でまとめである。
囲の、左、右の半面ブロックを示す。以下、同様な対応
関係が続く。第３図（ロ）には、かかる対応関係を表形
式でまとめである。
以上の動作を行うように、制御部１１３は、メモリ１１
０，１１１．演算部１１２．切換器４０゜４２の制御を
行う。
０，１１１．演算部１１２．切換器４０゜４２の制御を
行う。
第４図は本発明の動ベクトル検出装置の他の実施例であ
る。この実施例は、前画面用のｂキャッシュメモリ３０
〜３４の５個に拡張したこと、入力画面用のａキャッシ
ュメモリを２０〜２３の４個に拡張したこと、動ベクト
ル演算部を１１２〜１１３の２つに拡張したこと、切換
器を４０〜４２の３個に拡張している。
る。この実施例は、前画面用のｂキャッシュメモリ３０
〜３４の５個に拡張したこと、入力画面用のａキャッシ
ュメモリを２０〜２３の４個に拡張したこと、動ベクト
ル演算部を１１２〜１１３の２つに拡張したこと、切換
器を４０〜４２の３個に拡張している。
かかる実施例での各キャッシュメモリへの書込みと読出
し、及びその際のデータの様子を、メモリアクセスサイ
クルの関係で示したのが第５図である。また第６図（イ
）、（ロ）にはこの実施例での検出ブロックと対応する
探索範囲との関係を示しである。
し、及びその際のデータの様子を、メモリアクセスサイ
クルの関係で示したのが第５図である。また第６図（イ
）、（ロ）にはこの実施例での検出ブロックと対応する
探索範囲との関係を示しである。
また、各キャッシュメモリの容量は、第１図の場合と同
じ容量に設定しである。
じ容量に設定しである。
第５図のタイムチャートを以下で説明する。
（１）メモリアクセスサイクルｔＯ＋ ｊｌｔ ｊ２・
・・・・・初期サイクルであり、ｔｏではメモリ３０に
ｂ Ｏｖｔではメモリ３１にｔ）ｌ＋メモリ２０にａｏ
ｔ ｔ２ではメモリ３２にｂ ２ ｒメモリ２２にａｌ
をそれぞれ書込む。
・・・・・初期サイクルであり、ｔｏではメモリ３０に
ｂ Ｏｖｔではメモリ３１にｔ）ｌ＋メモリ２０にａｏ
ｔ ｔ２ではメモリ３２にｂ ２ ｒメモリ２２にａｌ
をそれぞれ書込む。
（２）メモリアクセスサイクルｔ３・・・・・・メモリ
３０゜３１．２０のデータｂ（Ｉｔ ｂｌ、 ａＯを読
出し、演算部１１２で所定の動ベクトル演算を行わせる
。
３０゜３１．２０のデータｂ（Ｉｔ ｂｌ、 ａＯを読
出し、演算部１１２で所定の動ベクトル演算を行わせる
。
同時に、メモリ３１，３２．２２のデータｂｌ。
ｔ）２＋ａｌを読出し、演算部１１３で所定の動ベクト
ル演算を行わせる。一方、読出し中でない残りのメモリ
３３．２１へはデータｂ３＋８２をメモリ１１１．１１
０から読出して書込む。
ル演算を行わせる。一方、読出し中でない残りのメモリ
３３．２１へはデータｂ３＋８２をメモリ１１１．１１
０から読出して書込む。
（３）メモリアクセスサイクルｔ４・・・上記（２）の
動ベクトル演算が継続して実行される。一方、読出し中
でないメモリ３４．２３へは、メモリ１１１゜１１０か
ら読出したデータｂ４．ａ３を書込む。
動ベクトル演算が継続して実行される。一方、読出し中
でないメモリ３４．２３へは、メモリ１１１゜１１０か
ら読出したデータｂ４．ａ３を書込む。
（４）以下のメモリアクセスサイクルｔ５＋ ｔ６等・
・・・・・以下、同様の手順でブロックを更新してゆく
。
・・・・・以下、同様の手順でブロックを更新してゆく
。
以上の動作を実現するための関連事項を述べる。
（ｉ）前画面データ２・・・・・・５つのｂキャッシュ
メモリ３０〜３４に共通に送出される。どのキャッシュ
メモリが取込み書込むかは、第５図、第６図に従う。ま
たそのための制御は、制御部１１５からのアドレス制御
により行われる。
メモリ３０〜３４に共通に送出される。どのキャッシュ
メモリが取込み書込むかは、第５図、第６図に従う。ま
たそのための制御は、制御部１１５からのアドレス制御
により行われる。
（五）入力画面データト・・・・・４つのキャッシュメ
モリ２０〜２３へ共通に送出される。どのキャッシュメ
モリ２０〜２３が取込むかは、第５図、第６図に従う。
モリ２０〜２３へ共通に送出される。どのキャッシュメ
モリ２０〜２３が取込むかは、第５図、第６図に従う。
またこのための制御は、制御部１１５からのアドレス制
御信号で行う。
御信号で行う。
切換器４０〜４１・・・・第５図、第６図に従いデータ
５１，５２：５３，５４のいずれか一方を選択し、ａ３
もしくはａ４とする。
５１，５２：５３，５４のいずれか一方を選択し、ａ３
もしくはａ４とする。
切換器４２・・・・・第５図、第６図に従いデータ６１
〜６５の内から３者を選択してデータｂ ５ ｒ ｂ
’ ６ ｙｂ／Ｉ７として出力する。
〜６５の内から３者を選択してデータｂ ５ ｒ ｂ
’ ６ ｙｂ／Ｉ７として出力する。
演算部１１２，１．１３・・・・・第１図と同じように
、３つの入力端子ａｒ ｂ、ｂ’ ； ａＩ＋ ｂ’＋
ｂ′をそれぞれ持ち、その役割も第１図と変わらない
。
、３つの入力端子ａｒ ｂ、ｂ’ ； ａＩ＋ ｂ’＋
ｂ′をそれぞれ持ち、その役割も第１図と変わらない
。
この第２の実施例によれば、５つのキャッシュメモリ２
０Ａ〜２０Ｅの中で、３面を使っている間に、残りの２
面を更新し、吹のサイクルにその更新結果を利用できる
ため、より高速な動ベクトル演算が可能となった。
０Ａ〜２０Ｅの中で、３面を使っている間に、残りの２
面を更新し、吹のサイクルにその更新結果を利用できる
ため、より高速な動ベクトル演算が可能となった。
また、５個以上のキャッシュへも拡張可能である。
更に、検出ブロックをＭ×Ｍとした場合、探索範囲を２
ＭＸ２Ｍの例としたが、探索範囲はこれに限るものでは
ない。
ＭＸ２Ｍの例としたが、探索範囲はこれに限るものでは
ない。
以上のように本発明によれば、久方画面データメモリお
よび前画面データメモリに対するデータ読み出しの頻度
を少なくできるので、これらのメモリをアクセスタイム
の長い、安価なものにすることができる。
よび前画面データメモリに対するデータ読み出しの頻度
を少なくできるので、これらのメモリをアクセスタイム
の長い、安価なものにすることができる。
第１図は本発明の動ベクトル検出装置の実施例図、第２
図及び第３図はそのための説明図、第４図は本発明の他
の動ベクトル検出装置の実施例図、第５図及び第６図は
そのための説明図、第７図〜第１０図は従来例に関する
図面であり、第７図は動ベクトルを示す図、第８図は先
願の考え方を示す図、第９図はそのデータ送出がら処理
までの関係を示す図、第１ｏ図は先願の構成を示す図で
ある。 ２０〜２３．３０〜３４・・・キャッシュメモリ。 １１５・・・制御部、１１２・・・動ベクトル演算部、
１１０・・・入力画面データメモリ、１１１・・・前画
面データメモリ。
図及び第３図はそのための説明図、第４図は本発明の他
の動ベクトル検出装置の実施例図、第５図及び第６図は
そのための説明図、第７図〜第１０図は従来例に関する
図面であり、第７図は動ベクトルを示す図、第８図は先
願の考え方を示す図、第９図はそのデータ送出がら処理
までの関係を示す図、第１ｏ図は先願の構成を示す図で
ある。 ２０〜２３．３０〜３４・・・キャッシュメモリ。 １１５・・・制御部、１１２・・・動ベクトル演算部、
１１０・・・入力画面データメモリ、１１１・・・前画
面データメモリ。
Claims (1)
- 【特許請求の範囲】 １、入力画面データを格納する第１のデータメモリと、 前画面データを格納する第２のデータメモリと、 第１のデータメモリから読出した入力画面中のＭ×Ｍ画
素の検出ブロックを取込む第１の入力端子と、該検出ブ
ロックに対応して第２のデータメモリから読出したＮ×
Ｎ画素の探索範囲（Ｎ＝２Ｍ）を取込む第２の入力端子
と、を有し、該第１、第２の入力端子から取込んだ検出
ブロックと探索範囲中の検索ブロックとの内でブロック
単位に比較を行い、検出ブロックに最も近い、探索範囲
中の最適な検索ブロックを見つけ出し、該検出ブロック
と最適検索ブロックとの位置関係から動ベクトルを求め
る動ベクトル演算部と、 を具備する動ベクトル検出装置において、 上記第２の入力端子を第３、第４の入力端子で構成する
と共に、 上記第１のデータメモリと第１の入力端子との間に設け
られ、Ｍ×Ｍの容量をそれぞれ持つ第１、第２のキャッ
シュメモリと、 相隣り合う２つの検出ブロックが、第１のデータメモリ
から時系列に従って第１、第２のキャッシュメモリへ交
互に書込み、且つ一方のキヤツシユメモリへの書込み中
は他方のキャッシュメモリは、格納中の検出ブロックを
第１の入力端子に送出させるべく、読出し中とする第１
の制御手段と、 上記第２のデータメモリと、第３、第４の入力端子との
間に設けられ、探索範囲の半分の大きさＭ×Ｎの容量を
持つ第３、第４、第５のキャッシュメモリと、 上記第３、第４、第５のキャッシュメモリへ第２のデー
タメモリから探索範囲の半分の大きさ単位に時系列に従
って交互に書込み、該いずれか１つのキャッシュメモリ
への書込み中にあっては残りの２つのキャッシュメモリ
は、既書込みの、検出ブロック対応の検索ブロックを第
３、第４の入力端子に送出させるべく、読出し中とする
第２の制御手段と、 より成る動ベクトル検出装置。 ２、入力両面データを格納する第１のデータメモリと、 前画面データを格納する第２のデータメモリと、 第１のデータメモリから読出した入力画面中のＭ×Ｍ画
素の検出ブロックを取込む第１の入力端子と、該検出ブ
ロックに対応して第２のデータメモリから読出したＮ×
Ｎ画素の探索範囲（Ｎ＝２Ｍ）を取込む第２の入力端子
と、を有し、該第１、第２の入力端子から取込んだ検出
ブロックと探索範囲中の検索ブロックとの内でブロック
単位に比較を行い、検出ブロックに最も近い、探索範囲
中の最適な検索ブロックを見つけ出し、該検出ブロック
と最適検索ブロックとの位置関係から動ベクトルを求め
る動ベクトル演算部と、 上記動ベクトル演算部を第１、第２の動ベクトル演算部
で構成し、 第１、第２の動ベクトル演算部は、それぞれ上記第２の
入力端子に代って、第３、第４、及び第５、第６の２つ
の入力端子を持つように構成し、上記第１の入力端子に
代って、それぞれ第７、第８の入力端子を持つように構
成すると共に、 上記第１のデータメモリと、第７の入力端子との間に設
けられ、Ｍ×Ｍの容量をそれぞれ持つ第１、第２のキャ
ッシュメモリと、 上記第１のデータメモリと第８の入力端子との間に設け
られ、Ｍ×Ｍの容量をそれぞれ持つ第３、第４のキャッ
シュメモリと、 相隣り合う４つの検出ブロックが、第１のデータメモリ
から時系列に従って第１→第３→第２→第４のキャッシ
ュメモリの順に交互に書込み、且つ第１、第２のキャッ
シュメモリにあってはいずれか一方のキャッシュメモリ
への書込み中は他方のキャッシュメモリは格納中の検出
ブロックを第７の入力端子に送出させるべく、読出し中
とし、第３、第４のキャッシュメモリにあってはいずれ
か一方のキャッシュメモリへの書込み中は他方のキャッ
シュメモリは格納中の検出ブロックを第８の入力端子に
送出させるべく、読出し中とする第１の制御手段と、 上記第２のデータメモリと、第３、第４、第５、第６の
入力端子との間に設けられ、探索範囲の半分の大きさＭ
×Ｎの容量を持つ第５、第６、第７、第８、第９のキャ
ッシュメモリと、上記第５、第６、第７、第８、第９の
キャッシュメモリへ時系列に従って第５→第６→第７→
第８→第９のキャッシュメモリの順に相隣り合う探索範
囲の半分のＭ×Ｎの大きさのデータを交互に書込み、該
いずれか１つのキャッシュメモリへの書込み中にあって
は、残りの４つのキャッシュメモリの中の任意の３つの
キャッシュメモリは、既書込みの、検出ブロック対応の
検索ブロックを第３、第４、第５、第６の入力端子に送
出させるべく、読出し中とする第２の制御手段と、 より成る動ベクトル検出装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161313A JPH0453389A (ja) | 1990-06-21 | 1990-06-21 | 動ベクトル検出装置 |
| US07/717,894 US5142361A (en) | 1990-06-21 | 1991-06-19 | Motion vector detecting apparatus for video telephone/teleconference systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161313A JPH0453389A (ja) | 1990-06-21 | 1990-06-21 | 動ベクトル検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453389A true JPH0453389A (ja) | 1992-02-20 |
| JPH0568155B2 JPH0568155B2 (ja) | 1993-09-28 |
Family
ID=15732727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161313A Granted JPH0453389A (ja) | 1990-06-21 | 1990-06-21 | 動ベクトル検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5142361A (ja) |
| JP (1) | JPH0453389A (ja) |
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| JPH0856362A (ja) * | 1994-04-27 | 1996-02-27 | Sgs Thomson Microelectron Sa | 動画像圧縮回路のキャッシュメモリにアドレス指定するための装置、動画像を圧縮する方法、およびキャッシュメモリにアドレス指定する方法 |
| EP0698861A1 (en) | 1994-08-23 | 1996-02-28 | Nec Corporation | Block-matching method with reduced number of accesses to a reference frame memory |
| WO2004017640A1 (ja) * | 2002-08-13 | 2004-02-26 | Renesas Technology Corp. | 信号処理装置およびシステム |
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-
1990
- 1990-06-21 JP JP2161313A patent/JPH0453389A/ja active Granted
-
1991
- 1991-06-19 US US07/717,894 patent/US5142361A/en not_active Expired - Fee Related
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