JPH0453325B2 - - Google Patents
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- Publication number
- JPH0453325B2 JPH0453325B2 JP60107634A JP10763485A JPH0453325B2 JP H0453325 B2 JPH0453325 B2 JP H0453325B2 JP 60107634 A JP60107634 A JP 60107634A JP 10763485 A JP10763485 A JP 10763485A JP H0453325 B2 JPH0453325 B2 JP H0453325B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- differential amplifier
- collector
- whose
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
Landscapes
- Electronic Switches (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔概要〕
デイジタル信号により、連続したバイポーラ信
号をスイツチングする単一電源用アナログスイツ
チ回路において、出力がオフの時、其の出力がバ
イポーラ信号の振幅の中心値にクランプされる必
要がある場合、差動アンプと、該差動アンプの駆
動電流をデイジタル信号で制御する差動対とを組
合わせ、該差動アンプの出力がオフとなつた時該
差動アンプの負荷抵抗に流れる電流を出力がオン
の時の1/2になるように構成することで、IC化が
容易で且つ出力端子数が少なくてすむようにした
ものである。
号をスイツチングする単一電源用アナログスイツ
チ回路において、出力がオフの時、其の出力がバ
イポーラ信号の振幅の中心値にクランプされる必
要がある場合、差動アンプと、該差動アンプの駆
動電流をデイジタル信号で制御する差動対とを組
合わせ、該差動アンプの出力がオフとなつた時該
差動アンプの負荷抵抗に流れる電流を出力がオン
の時の1/2になるように構成することで、IC化が
容易で且つ出力端子数が少なくてすむようにした
ものである。
本発明は、有線通信方式の中継器の監視制御信
号を分割する場合の如く、次段が差動アンプで構
成され、出力がオフの時、出力がオフの時のバイ
ポーラ信号の振幅の中心値でないと、出力が一方
に偏り歪が増加するような差動に接続される場合
の、デイジタル信号により、連続したバイポーラ
信号をスイツチングする単一電源用アナログスイ
ツチ回路の改良に関する。
号を分割する場合の如く、次段が差動アンプで構
成され、出力がオフの時、出力がオフの時のバイ
ポーラ信号の振幅の中心値でないと、出力が一方
に偏り歪が増加するような差動に接続される場合
の、デイジタル信号により、連続したバイポーラ
信号をスイツチングする単一電源用アナログスイ
ツチ回路の改良に関する。
上記の如く、次段が差動アンプ回路の如き場合
に使用する単一電源用アナログスイツチ回路は、
IC化が容易で且つ出力端子数が少なく、同一IC
チツプ内で各々の回路を直結出来ることが望まし
い。
に使用する単一電源用アナログスイツチ回路は、
IC化が容易で且つ出力端子数が少なく、同一IC
チツプ内で各々の回路を直結出来ることが望まし
い。
第３図は従来例の単一電源用アナログスイツチ
回路の回路図、第４図は第３図の場合の各部の波
形のタイムチヤートでＡ〜Ｄは第３図のａ〜ｄ点
に対応している。
回路の回路図、第４図は第３図の場合の各部の波
形のタイムチヤートでＡ〜Ｄは第３図のａ〜ｄ点
に対応している。
図中１は定電流源、Tr１〜Tr４はトランジス
タ、Ｒ１〜Ｒ７は抵抗でＲ１とＲ２の値は等しく
又Ｒ３とＲ４の値は等しい、Ｃ１はコンデンサ、
Ｖは電源電圧、Vref１，Vref２は参照電圧を示
す。
タ、Ｒ１〜Ｒ７は抵抗でＲ１とＲ２の値は等しく
又Ｒ３とＲ４の値は等しい、Ｃ１はコンデンサ、
Ｖは電源電圧、Vref１，Vref２は参照電圧を示
す。
動作を説明すると、第４図Ａに示す連続したバ
イポーラ信号は、トランジスタTr１，Tr２と抵
抗Ｒ１〜Ｒ４からなる差動アンプに入力する。
イポーラ信号は、トランジスタTr１，Tr２と抵
抗Ｒ１〜Ｒ４からなる差動アンプに入力する。
一方第４図Ｂに示すデイジタル信号はトランジ
スタTr３，Tr４と抵抗Ｒ７よりなる差動対に入
力する。
スタTr３，Tr４と抵抗Ｒ７よりなる差動対に入
力する。
デイジタル信号がＨレベルの時はトランジスタ
Tr３はオンとなり、前記差動アンプに実線矢印
で示した電流Ｉが流れ、バイポーラ入力信号に対
応した第４図Ｃに示す振幅I′・Ｒ２の交流信号が
ｃ点で得られる。（I′は抵抗Ｒ２に流れる電流） デイジタル信号がＬレベルの時は、トランジス
タTr３がオフとなり、第４図Ｃのイに示す如く、
ｃ点の電位はアース電位となり出力はアース電位
にクランプされる。
Tr３はオンとなり、前記差動アンプに実線矢印
で示した電流Ｉが流れ、バイポーラ入力信号に対
応した第４図Ｃに示す振幅I′・Ｒ２の交流信号が
ｃ点で得られる。（I′は抵抗Ｒ２に流れる電流） デイジタル信号がＬレベルの時は、トランジス
タTr３がオフとなり、第４図Ｃのイに示す如く、
ｃ点の電位はアース電位となり出力はアース電位
にクランプされる。
従つて、バイポーラ信号の出力がオフの時の電
圧Voffは大容量のコンデンサＣ１にて直流成分
をカツトし、抵抗Ｒ５，Ｒ６の値を下式の如く選
択することにより得られる。
圧Voffは大容量のコンデンサＣ１にて直流成分
をカツトし、抵抗Ｒ５，Ｒ６の値を下式の如く選
択することにより得られる。
Voff＝Ｖ・Ｒ５／（Ｒ５＋Ｒ６）
このようにしてあるので、出力ｄ点の破形は第
４図Ｄに示す如く、出力がオフの時、その出力
は、バイポーラ信号の振幅の中心値となるように
クランプされる。
４図Ｄに示す如く、出力がオフの時、その出力
は、バイポーラ信号の振幅の中心値となるように
クランプされる。
しかしながら、回路をIC化する場合、この大
容量のコンデンサＣ１はIC化が困難で、ICの外
部に設けることになる為、大形になる問題点と、
このコンデンサの為に端子が２個必要になり、同
一ICチツプ内の次段の回路と直結出来なくなる
問題点がある。
容量のコンデンサＣ１はIC化が困難で、ICの外
部に設けることになる為、大形になる問題点と、
このコンデンサの為に端子が２個必要になり、同
一ICチツプ内の次段の回路と直結出来なくなる
問題点がある。
上記問題点は、低抗値が等しいコレクタ負荷抵
抗がそれぞれ接続されエミツタが共通接続された
第１、第２のトランジスタを有し、同一抵抗値の
コレクタ負荷抵抗が接続され、一方のベースにバ
イポーラ信号がまた他方のベースに基準電圧がそ
れぞれ入力される差動アンプと、 ベースに前記差動アンプをオンオフ制御するた
めのデジタル信号が入力されコレクタが差動アン
プのエミツタ共通接続点に接続された第３のトラ
ンジスタと、ベースが共通接続されて基準電圧が
入力される第４、第５のトランジスタとを有し各
エミツタが共通接続されて定電流源に接続された
差動対とから構成され、 前記第４のトランジスタのコレクタを差動アン
プの出力側のトランジスタのコレクタに接続し、
前記第５のトランジスタの負荷抵抗の抵抗値を該
出力側トランジスタの負荷抵抗の抵抗値と同じに
したことを特徴とする本発明の単一電源用アナロ
グスイツチ回路により解決される。
抗がそれぞれ接続されエミツタが共通接続された
第１、第２のトランジスタを有し、同一抵抗値の
コレクタ負荷抵抗が接続され、一方のベースにバ
イポーラ信号がまた他方のベースに基準電圧がそ
れぞれ入力される差動アンプと、 ベースに前記差動アンプをオンオフ制御するた
めのデジタル信号が入力されコレクタが差動アン
プのエミツタ共通接続点に接続された第３のトラ
ンジスタと、ベースが共通接続されて基準電圧が
入力される第４、第５のトランジスタとを有し各
エミツタが共通接続されて定電流源に接続された
差動対とから構成され、 前記第４のトランジスタのコレクタを差動アン
プの出力側のトランジスタのコレクタに接続し、
前記第５のトランジスタの負荷抵抗の抵抗値を該
出力側トランジスタの負荷抵抗の抵抗値と同じに
したことを特徴とする本発明の単一電源用アナロ
グスイツチ回路により解決される。
デジタル信号により第３のトランジスタがオフ
となつて差動アンプに駆動電流が供給されない状
態では、第４、第５の両トランジスタがオンとな
り、差動アンプがオン時に出力側トランジスタに
流れる直流電流即ち全駆動電流の1/2と同一の電
流が第５のトランジスタに流れるので、第４のト
ランジスタにも同じ直流電流が流れる。この直流
電流は、差動アンプの出力側トランジスタのコレ
クタ負荷抵抗を通るので出力電圧は差動アンプが
オンのときの交流出力の中心値となる。
となつて差動アンプに駆動電流が供給されない状
態では、第４、第５の両トランジスタがオンとな
り、差動アンプがオン時に出力側トランジスタに
流れる直流電流即ち全駆動電流の1/2と同一の電
流が第５のトランジスタに流れるので、第４のト
ランジスタにも同じ直流電流が流れる。この直流
電流は、差動アンプの出力側トランジスタのコレ
クタ負荷抵抗を通るので出力電圧は差動アンプが
オンのときの交流出力の中心値となる。
第１図は本発明の実施例の単一電源用アナログ
スイツチ回路の回路図、第２図は第１図の場合の
各部の波形のタイムチヤートでＡ〜Ｃは第１図の
ａ〜ｃ点に対応している。
スイツチ回路の回路図、第２図は第１図の場合の
各部の波形のタイムチヤートでＡ〜Ｃは第１図の
ａ〜ｃ点に対応している。
図中２は定電流源、Tr５，Tr６はトランジス
タ、Ｒ８は抵抗を示し、尚全図を通じ同一符号は
同一機能のものを示す。
タ、Ｒ８は抵抗を示し、尚全図を通じ同一符号は
同一機能のものを示す。
第１図で第３図の場合と異なる点は、差動対の
一方のトランジスタを第１図に示す如く２個並列
（Tr５，Tr６）にし、一方のトランジスタTr５
のコレクタ側を、抵抗Ｒ２とトランジスタTr２
のコレクタとの接続点に接続し、この点を出力と
し、抵抗Ｒ８の値を、トランジスタTr３がオフ
の時、トランジスタTr５，Tr６に同じ値の電流
が流れるように抵抗Ｒ１の値と等しくした点であ
る。
一方のトランジスタを第１図に示す如く２個並列
（Tr５，Tr６）にし、一方のトランジスタTr５
のコレクタ側を、抵抗Ｒ２とトランジスタTr２
のコレクタとの接続点に接続し、この点を出力と
し、抵抗Ｒ８の値を、トランジスタTr３がオフ
の時、トランジスタTr５，Tr６に同じ値の電流
が流れるように抵抗Ｒ１の値と等しくした点であ
る。
このようにすれば、差動アンプのトランジスタ
Tr１に入力する第２図Ａに示す連続したバイポ
ーラ信号を、差動対のトランジスタTr３に入力
する第２図Ｂに示すデイジタル信号でオンオフす
る場合、デイジタル信号がＬレベルとなり、トラ
ンジスタTr３がオフとなると、抵抗Ｒ２に流れ
る電流Ｉ／２は、トランジスタTr３がオン時に
抵抗Ｒ２に流れる電流I′の直流分、即ち全電流Ｉ
の1/2となり、出力電圧は、第２図Ｃに示す如く、
バイポーラ信号の振幅の中心値にクランプされ
る。
Tr１に入力する第２図Ａに示す連続したバイポ
ーラ信号を、差動対のトランジスタTr３に入力
する第２図Ｂに示すデイジタル信号でオンオフす
る場合、デイジタル信号がＬレベルとなり、トラ
ンジスタTr３がオフとなると、抵抗Ｒ２に流れ
る電流Ｉ／２は、トランジスタTr３がオン時に
抵抗Ｒ２に流れる電流I′の直流分、即ち全電流Ｉ
の1/2となり、出力電圧は、第２図Ｃに示す如く、
バイポーラ信号の振幅の中心値にクランプされ
る。
従つて、コンデンサは必要がなく、IC化が容
易で、且つ出力端子が不要となり、IC化する場
合同一ICチツプ内の次段の回路に直結出来るよ
うになる。
易で、且つ出力端子が不要となり、IC化する場
合同一ICチツプ内の次段の回路に直結出来るよ
うになる。
〔発明の効果〕
以上詳細に説明せる如く本発明によれば、次段
が差動アンプ回路の如き場合に使用する単一電源
用アナログスイツチ回路を構成する場合、コンデ
ンサは必要がなく、IC化が容易で、且つ出力端
子が不要となり、同一ICチツプ内に次段の回路
に直結出来る効果がある。
が差動アンプ回路の如き場合に使用する単一電源
用アナログスイツチ回路を構成する場合、コンデ
ンサは必要がなく、IC化が容易で、且つ出力端
子が不要となり、同一ICチツプ内に次段の回路
に直結出来る効果がある。
第１図は本発明の実施例の単一電源用アナログ
スイツチ回路の回路図、第２図は第１図の場合の
各部の波形のタイムチヤート、第３図は従来例の
単一電源用アナログスイツチ回路の回路図、第４
図は第３図の場合の各部の波形のタイムチヤート
である。 図において、１，２は定電流源、Tr１〜Tr６
はトランジスタ、Ｒ１〜Ｒ８は抵抗、Ｃ１はコン
デンサ、Ｖは電源電圧、Vref１，Vref２は参照
電圧を示す。
スイツチ回路の回路図、第２図は第１図の場合の
各部の波形のタイムチヤート、第３図は従来例の
単一電源用アナログスイツチ回路の回路図、第４
図は第３図の場合の各部の波形のタイムチヤート
である。 図において、１，２は定電流源、Tr１〜Tr６
はトランジスタ、Ｒ１〜Ｒ８は抵抗、Ｃ１はコン
デンサ、Ｖは電源電圧、Vref１，Vref２は参照
電圧を示す。
Claims (1)
- 【特許請求の範囲】 １ 抵抗値が等しいコレクタ負荷抵抗がそれぞれ
接続されエミツタが共通接続された第１、第２の
トランジスタを有し、一方のベースにバイポーラ
信号がまた他方のベースに基準電圧がそれぞれ入
力される差動アンプと、 ベースに前記差動アンプをオンオフ制御するた
めのデジタル信号が入力されコレクタが差動アン
プのエミツタ接続点に接続された第３のトランジ
スタと、ベースが共通接続されて基準電圧が入力
される第４、第５のトランジスタとを有し、エミ
ツタが共通接続され定電流源に接続された差動対
とから構成され、 前記第４のトランジスタのコレクタを差動アン
プの出力側のトランジスタのコレクタに接続し、
前記第５のトランジスタの負荷抵抗の抵抗値を該
出力側トランジスタの負荷抵抗の抵抗値と同じに
したことを特徴とする単一電源用アナログスイツ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10763485A JPS61264913A (ja) | 1985-05-20 | 1985-05-20 | 単一電源用アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10763485A JPS61264913A (ja) | 1985-05-20 | 1985-05-20 | 単一電源用アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61264913A JPS61264913A (ja) | 1986-11-22 |
| JPH0453325B2 true JPH0453325B2 (ja) | 1992-08-26 |
Family
ID=14464161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10763485A Granted JPS61264913A (ja) | 1985-05-20 | 1985-05-20 | 単一電源用アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264913A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940466A (ja) * | 1972-08-21 | 1974-04-16 | ||
| JPS503756A (ja) * | 1973-04-13 | 1975-01-16 |
-
1985
- 1985-05-20 JP JP10763485A patent/JPS61264913A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940466A (ja) * | 1972-08-21 | 1974-04-16 | ||
| JPS503756A (ja) * | 1973-04-13 | 1975-01-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61264913A (ja) | 1986-11-22 |
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