JPH0453093A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野コ この発明は半導体集積回路に関し、特に、ＥＣＬ（エミ
ッタφカップルド・ロジック）回路を構成要素として含
み、クロック信号を同期信号として信号の入力および出
力が実行される同期型半導体集積回路に関する。より特
定的には、内部回路としてバイポーラ型ＲＡＭ　（ラン
ダム・アクセス・メモリ）またはＢｉ　−ＣＭＯ５ＲＡ
Ｍを備える同期型半導体集積回路に関する。 ［従来の技術］ 種々の記憶装置が半導体集積回路技術を用いて開発され
実用化されているが、このような記憶装置の１つに、Ｅ
ＣＬ　　ＲＡＭと呼ばれる高速の記憶装置がある。この
ＥＣＬ　　ＲＡＭは基本メモリセルの構成要素としてエ
ミッタ結合された１対のバイポーラ・トランジスタを含
み、ＥＣＬレベルで動作する。通常このＥＣＬ　　ＲＡ
Ｍでは、第１の電源電位Ｖｃｃどしでたとえば接地電位
であるＯＶが用いられ、第２の電源電位ＶＥＦとして−
８４４５Ｖまたは−５，２Ｖの負電位が用いられる。 ＥＣＬレベルのハイ・レベル（”Ｈ’　）は−０゜９Ｖ
程度であり、ロウ・レベル（“Ｌ“）は−１７Ｖ程度で
ある。 第１３図は従来のたとえばＥＣＬ　　ＲＡＭである半導
体記憶装置の全体の構成を概略的に示す図である。第１
３図において、半導体記憶装置゛７は、メモリセルが行
および列からなるマトリクス状に配列されたメモリ・セ
ル・アレイ４を含む。メモリーセル・アレイ４は行方向
に配列される複数のワード線と列方向に配列される複数
のビット線とを含む。通常ＥＣＬ　　ＲＡＭにおいては
、ビット線は対をなして配列されており、各ビット線対
とワード線との交点にメモリセルか配置される。 メモリ・セル・アレイ４から所望のメモリ・セルを選択
するために、Ｘアドレス・バッファ・デコーダ２および
Ｙアドレス−バッファ・デコーダ３か設けられる。Ｘア
ドレス・バッファ・デコダ２は、外部からり、えられる
Ｘアドレスを受けてバッファ処理し、て内部行アト１ノ
スを発生ずると、１もに、この内部行アト［／スをデコ
ー　ドし２、メモリ・セル・アレイ４から対応の１本の
ワード線を選択する。Ｙアドレス◆バッファ・デコーダ
［３は、外部から与えられるＸアドレスをバッファ処理
し２て内部列アドレスを発生［５、かつこの内部列アト
１、／スをデコー　ドし、この記憶装置が×１ビット構
成の場合は１列（ビット線対）を選択する。 半導体記憶装置はさらに、データの入出力を行なうため
に、Ｒ／Ｗ制御回路１、センス・アンプ５およびデータ
出力バッファ６を備える１、Ｒ／　Ｗ制御回路１は、チ
ップ・セレクト信号Ｃ８とライト・イネーブル信号ＷＥ
と入力データＤ　ｉ　ｎとを受け、データ書込み時にお
いては入力データＤ１ｎに対応するデータをメモリ・セ
ル・アレイ４の対応のメモリ争セルへ書込むとともにセ
゛／ス・アンプ５を不能動化する。Ｒ，／’　Ｗ制御回
路１はまた、データ出力バッファ６の動作をもチップ・
セレクト信号Ｃ８およびライト・イネーブル信号Ｗｒ−
に応答して制御する。 センスφアンプ５はメモリ・セル争アレイ４から選択さ
れたメモリ・セルのデータを検知し増幅しデータ出力バ
ッファ６へ伝達する。データ出力バッファ６は、Ｒ／Ｗ
制御回路１からの制御信号の制御の下に、センス・アン
プ５から伝達された信号に対応する出力データｐｏｕ　
ｔを出力する。 次に動作について簡単に説明する。 チップ・セレクト信号ＣＳが“Ｈ“の非活性状態のとき
、Ｒ／Ｗ制御回路１およびデータ出力バッファ６はディ
スエーブル状態とされ、データの書込みおよび読出しは
禁止状態とされる。このとき、データ出力バッファ６か
ら出力される出力データＤｏｕｔは、たとえば“Ｌ“レ
ベルの一定のレベルまたはハイインピーダンス状態に設
定される。 チップ・セレクト信号Ｃ８か“Ｌｏの活性状態となると
、Ｘアドレス・バッファ・デコーダ２およびＸアドレス
・バッファ壽デコーダ３はそれぞれ与えられたＸアドレ
スおよびＸアドレスを取込みかつデコードし、行選択信
号および列選択信号を発生する。これにより、この行お
よび列選択信号が指定する行および列の交点に位置する
メモリ・セルが選択される。 ライト・イネーブル信号ＷＥが“Ｈ”のときはデータ読
出しか指定される。Ｒ／Ｗ制御回路１は、このとき、セ
ンス・アンプ５およびデータ出力バッファ６を動作状態
とする。動作状態とされたセンス・アンプ５は選択され
たメモリ・セルのデータを検知し増幅した後、出力バッ
ファ６へ伝達する。データ出力バッファ６はこのセンス
−アンプ５から伝達されたデータに対応する出力データ
Ｄｏｕｔを出力する。 ライト・イネーブル信号ＷＥが“Ｌｏのときデータ書込
みモードが指定される。このとき、Ｒ／Ｗ制御回路〕は
、センス・アンプ５を非動作状態とするとともにデータ
出力バッファ６を出力ディスエーブル状態とし、その出
力データＤｏｕｔを一定のレベルに設定する。 一方、Ｒ／Ｗ制御回路〕は、この信号ＣＳおよびＷＥに
応答して、入カイ、」号Ｄ　ｉ　ｎから内部データを生
成し、選択されたメモリ・セル・−・フ′−タを書込む
。この内部データ（４、信号ＷＥか非活性状態の“１１
′となるときに外部入力信号Ｄ　ｉ　＋〕か取込まれ°
Ｃ生成される。 通常、このＥ　ＣＬ　−ＲＡ　Ｍにおけるデータの書込
みおよび検出は選択列（ビット線え］）に流れる電流の
大小に応じて行なわれる。Ｒ／Ｗ制御ｒｉｉｌ路〕は、
通常各ビット線に設けられた書込み用バイポーラ・トラ
ンジスタのベースに入力ｔｇ号ＩＩ）　ｉ　ｒ＋に対応
する信号を印加ｌ−１これにより選択列へ入力データに
対応する電流の変化を生しさせ、メモリ・セルへのデー
タの書込りを行なう。 上述のＥＣＬ　　ＲＡＭ等の半導体記憶装置は通常論理
回路と組合わせて用いられる場合か多い。 この場合、論理回路の論理動作と半導体記憶装置のデー
タ也込み／読出し動作とを同期させるのが、データの入
出力を高速かつ正確に行なっためには好ましい。このよ
うな観点から、クロック信号を同期信号とし°Ｃ（＝号
の人力および出力か制御さイする同期式Ｒ，Ａ　Ｍすな
わち→−・ルノ・タイムド・Ｒ，Ａｈ、１（以ド、単に
Ｓ　ＴＲ，Ａ　Ｍと称ｄ）か開発さオ］（”いる。 第１４図はこのＳ　ＴＲＡ　Ｍの基本回路構成を概略的
に・ｊ（ずブロック図である。第１４図において５ＴＲ
Ａム、１は、チップ９００上に集積化さイ′ｌてｔＢ成
され、たとえば第１３図に示すＲＡＭと同一の構成を有
する標準ＲＡＭ回路ブ「フック７と、この標準ＲＡ　Ｍ
回路ブロック７のデータの人出力を行な・）ための入力
データ保持回路８、クロック信号発生器≦）、書込みパ
ルス発生回路１０および出力デ・−夕保持回路１］を含
む。 クロック発生器９は、外部から与えられるクロック信号
（、たとえばシステムクロック）ＣＬＫをバッファ処理
して内部クロック信号を発生する。 入力データ保持回路８は、クロック発付、器Ｓ〕からの
クロック（３号をそのクロック人力ＣＬＯＣＫに受け、
入力端子りに与えられた入力信号（アドレスＡＤＤ、入
力データＤ１゜チップ・セレクト信号Ｃ８およびライト
・イネーブル信号Ｗｒ）をラッチし、かつクロック信号
に応答してその出力端子Ｑより出力する。 書込みパルス発生回路１０は、クロック発生器９からの
内部クロック信号と入力データ保持回路８からの内部制
御信号Ｃｔ＝号Ｃ８およびＷ丁に応答して発生される）
に応答してデータ書込みを規定する書込みパルスを発生
する。この書込みパルスは、第１３図に示すＲＡＭにお
いて、ライト・イネーブル信号ＷＥが活性状態となる期
間に対応するパルス幅を有するパルス信号に対応する。 出力データ保持回路１１は、内部クロック発生器９から
の内部クロック信号をそのクロック人力ＣＬＯＣＫに受
け、入力端子りに与えられた標準ＲＡＭ回路ブロック７
からのデータをラッチし、かつこの内部クロック信号に
応答してその出力端子Ｑより出力データＤｏｕｔとして
出力する。 この第１４図に示すＳＴＲＡＭは、書込み動作が信号Ｃ
８およびＷＥにより起動されるのではなく、クロック信
号ＣＬＫにより起動されるとともに、書込みパルスの発
生が書込みパルス発生１１１１路１０によりチップ９０
０内部で行なわれている点か第１３図に示す標準ＲＡＭ
と異な−っている。 第１５図は第１４図に示すＳＴＲＡＭのより具体的な回
路構成を示すブロック図である。 第１５図において、入力データ保持回路８は、外部から
与えられるアドレス信号ＡＤＤ　（これはＸアドレスお
よびＹアドレス両者を含む）をラッチし出力するための
保持回路８ａと、外部から与えられる入力信号Ｄｉｎを
ラッチしかつ出力するための保持回路８ｂと、外部から
与えられるライト・イネーブル信号Ｗ王をラッチし、出
力するための保持回路８ｃと、外部からりえられるチッ
プ・セレクト信号０１をラッチし出力するための保持回
路８ｄとを含む。 各保持回路８８〜８ｄは、マスク・スレーブ型レジスタ
から構成され、クロック発生器９からの内部クロック信
号のエツジでその動作がトリガされる。すなわち、保持
回路８ａはマスタ回路１４ａと、マスタ回路１４ａのＱ
出力を受けるスレブ回路１５ａとから構成される。保持
回路８ｂは、マスク回路１．４　ｂと、マスク回路１．
４　ｂのＱ出力を受けるスレーブ回路１５ｂを含む。保
持回路８Ｃは、マスク回路１４ｃとスレーブ回路１５ｃ
を含む。保持回路８ｄは、マスク回路１．４　ｄとスレ
ーブ回路１．５　ｄを含む。 マスタ回路１４ａ〜１４ｄの各々は、クロック発生器９
からのクロック信号の立上がり端でそのＤ入力へ与えら
れた信号をラッチしかつ出力する。 スレーブ回路］、、　５　ａ〜１５ｄは、クロック発生
器９からの内部クロック信号の立下がりに応答して対応
のマスク回路から与えられる信号をラッチし。 かつ出力する。 書込みパルス発生回路１０は、クロック発生器９からの
クロック信号に応答して起動され、保持回路８Ｃおよび
８ｄからの信号（これは信号Ｗ１およびσ石に対応）に
応答して標準ＲＡＭ回路ブロック７に含まれるセンス・
アンプおよびＲ／Ｗ制御回路１の動作を制御する、書込
みに必要な各種パルス伝号を所定のタイミングで発生す
る。 出力データ保持回路１］は、入力データ保持回路８と同
様マスク・スレーブ型レジスタにより構成され、クロッ
ク発生器９からの内部クロック信号の立上がりに応答し
てそのＤ入力へ与えられた信号をラッチし出力するマス
ク回路７９と、クロック発生器９からの内部クロック信
号の立下がり端に応答してマスタ回路７９からのＱ出力
をラッチし出力するスレーブ回路８０とを含む。この出
力データ保持回路１１の出力は、出力バッファ回路１３
へ与えられる。出力バッファ回路１３は、この出力デー
タ保持回路１１からの出力に応答して出力信号線を高速
で駆動し、外部出力データＤｏｕｔを出力する。 ＳＴＲＡＭはさらにマルチプレクス回路１２を含む。第
１３図に示ず標準ＲＡＭ７は、Ｒ／Ｗ制御回路１により
データ出力バッファ６の出力状態を制御している。しか
しながら、ＳＴＲＡＭにおいては、クロック動作する出
力データ保持回路１１を介して出力バッファ回路］３へ
信号が伝達されている。このため、Ｒ／Ｗ制御回路によ
る出力バッファ回路１３の動作制御は行なわれていない
ため、マルチプレクス回路１２により、出力バッファ回
路１３の出力状態を実質的に制御する。 このマルチプレクス回路１２は、ＳＴＲＡＭの動作モー
ドに応じて、標準ＲＡＭ回路ブロック７からの出力デー
タと入力データ保持回路８Ｃおよび８ｄから伝達される
信号から形成されるデータのいずれか一方を選択的に、
出力データ保持回路１１へ与える。 このマルチプレクス回路１２は、データ書込み動作時（
信号Ｃ８，ＷＥが共に活性状態のとき）およびチップ非
選択時（信号Ｃ８が非活性状態のとき）には、たとえば
“Ｌ”の一定のレベルの信号を出力データ保持回路１１
へ与える。信号ＷＥが非活性状態にあり、かつ信号Ｃ８
が活性状態にあり、データ読出し動作を示している場合
には、このマルチプレクス回路］２は、標準ＲＡＭ回路
ブロック７のセンス−アンプで検知増幅された信号を出
力データ保持回路］１へ伝達する。 この第１５図に示すレジスタ型ＳＴＲＡＭは、内部クロ
ック信号のエツジでトリガされるマスク・スレーブ型レ
ジスタを信号入出力回路に有しており、読出しデータは
１クロツクサイクル遅れて出力されるものの、クロック
信号の立下がりに応答して有効データが出力されるため
、標準ＲＡＭに比べて実質的にサイクルタイムを短くす
ることができるという特徴を有している。次に、第１６
図を参照してデータ読出し動作について説明する。 マスタ回路１４ａ〜１４ｄおよび７９は、クロック信号
ＣＬＫが“Ｈ“のときラッチ状態、“Ｌ。 のときスルー状態となる。スレーブ回路１．５　ａ〜１
５ｄおよび８０はクロック信号ＣＬＫが“Ｈ“のときス
ルー状態、”Ｈ−のときラッチ状態となる。ここで、ラ
ッチ状態とは、その入力信号にかかわらずラッチした信
号を持続的に保持しかつ出力する状態である。またスル
ー状態とは、与えられた入力信号をそのまま通過させる
状態である。 このマスタ回路］、、　４　ａ〜１４ｄおよび７９がラ
ッチする信号はクロック信号ＣＬＫか“Ｈ”へ立上がる
ときに与えられている入力信号である。スレブ回路］、
　５　ａ〜１５ｄおよび８０かラッチする信号はクロッ
ク信号ＣＬＫか立上がるときに５λられている入力イＪ
号である。 データ読出しにおいては、チップ争セレクト信号ＣＳか
“Ｌ″、ライト・イネーブル（５号−ｖｉＩＬＩＴが“
Ｈｏに設定される。また、外部アドレスＡＤＤが所望の
メモリ・セルを指定する値に設定される。 この信号ｃｓ、ｗｐおよびＡＤＤが確定した後時間１Ｓ
が経過するとクロック信号ＣＬＫか“Ｈｏへ立上がる。 ここで時間ｔ、はセット・アップタイムと呼ばれ、この
時間か経過すると各信号は確定状態にある必要かある。 この信号Ｃ５−１Ｗ’ＥおよびＡＤＤは、クロック信号
ＣＬＫか“Ｈ”へ立上がるエツジから少なくともＬＨの
時間保持される必要がある。この時間ｔ。はホールド・
タイムと呼ばれている。このセット・アップタイムｔＳ
およびホールド争タイムｔ８の期間中は、各信号σ茗、
Ｗ主−およびＡＤＤは確定状態に設定される。 クロック信号ＣＬＫが“Ｈｏに立上がるとき、応じてク
ロック発生器９からの内部クロック信号も“Ｈ“に立上
、がる。これにより、マスタ回路〕４ａ〜１４　ｄおよ
び７９はラッチ状態に入る。このとき、各信号Ｗｃ−、
ｃｓおよびＡＤＤはずでに所定の状態に確定しているた
め、マスク回路コ４ａ〜１．４　ｄおよび７９がラッチ
する信号はこのクロック信号ＣＬＫが“Ｈｏへ立上がる
ときに′ｊえられている信号とプＪる。 一方このクロック信号ＣＬＫの“Ｈｏへの立」がりに応
答してスレーブ回路１５ａ〜・１５ｄおよび８０はスル
ー状態となる。したかって、このクロック信号ＣＬ４Ｃ
の“Ｈｏの立、Ｌがりに応答して、与えられた信号がそ
れぞれ対応の回路へスレーブ回路を介して伝達される。 クロック信号ＣＬＫが“Ｌ′へ立下がると、スレーブ回
路１５ａ〜１５ｄおよび８０がラッチ状態、マスク回路
１．４　ａ〜１４ｄかスルー状態となる。このクロック
信号ＣＬＫの“Ｌ”への立下かりにより、Ｘデコーダお
よびＹデコーダへ伝達されたアドレスは確定状態となり
、選択行および選択列か確定し、メモリ・セル争アレイ
から対応のメモリ・セルか選択される。 書込みパルス発生回路１０は、内部クロック信号の立上
がりに応答してワンショットのパルス信号を発生し、こ
のワンショットパルス信号と信号ＷＥとの論理積により
得られる信号を書込みパルスとしてブロック７のＲ／Ｗ
制御回路へ与える。 この書込みパルス発生回路１０からの制御信号により、
標準ＲＡＭ回路ブロック７に含まれるＲ／Ｗ制御回路が
動作し、センス・アンプを活性化するとともに、入力デ
ータ保持回路８ｂからの入力データを無視する。このセ
ンス・アンプの活性化により、ＸデコーダおよびＹデコ
ーダで選択されたメモリ・セルのデータが検知・増幅さ
れマルチプレクス回路１２へ与えられる。マルチプレク
ス回路１２は、入力データ保持回路８ｃおよび８ｄから
の信号がデータ読出しモードを示しているため、この標
準ＲＡＭ回路ブロック７からのデータを通過させる。こ
こで、第１６図に示すようにデータ読出し動作が連続し
て行なわれる場合、入力データ保持回路８Ｃおよび８ｄ
の状態は、持続的にデータ読出し状態を示す状態に設定
されており、マルチプレクス回路］２はこの間常に標準
ＲＡＭ回路ブロック７のセンス学アンプからの出力デー
タを出力データ保持回路１１へ伝達する。したがって、
この第１６図に示す期間ＡおよびＢにおいて、選択され
たメモリ・セルのデータが出力データ保持回路１］の入
力部にまで伝達される。このとき出力データ保持回路１
１のマスタ回路７９はラッチ状態にあるためこの出力デ
ータ保持回路１１からは前のサイクルの読出しデータが
出力バッファ回路１３を介して出力されている。 次いでクロック信号ＣＬＫが再び“Ｈ“に立上がると、
再びマスタ回路１４ａ〜１４ｄおよび７９がラッチ状態
、スレーブ回路１５ａ〜１５ｄおよび８０がスルー状態
となり、上述の動作か繰り返される。この結果、前のサ
イクルで読出されたデータは出力データ保持回路１１の
マスタ回路７９およびスレーブ回路８０ならびに出力バ
ッファ回路１３を介して出力データＤｏｕｔとして出力
される。この新しい出力データＤｏｕｔはクロッり信号
ＣＬＫの立上がりからこの出力データ保持回路１１およ
び出力バッファ回路１３に有する遅延時間ｔｏｏ＋を有
した後に出力される。この遅延時間ｔｏｅＯ値はクロッ
ク信号のパルス幅ＣＬＫ・ＰＷＨ（クロック信号ＣＬＫ
がＨゝにある期間）よりも短い時間であり、出力データ
保持回路１１のスレーブ回路８がラッチ状態となる前に
確定した出力データＤｏｕｔが出力される。 すなわち上述のように、クロック信号ＣＬＫの立上がり
時点で与えられたアドレスＡｎに対応するメモリ・セル
・データＱｎは次のクロックサイクルにおいて出力され
ているものの、アドレス信号Ａ　＋〕か与えられた復改
のクロック信号ＣＬＫのＬ°の期間Ｂにおいて先のサイ
クルのデータＱ７−１が出力されている。この構成によ
れば、第１３図に示す標準ＲＡＭにいうアドレス・アク
セス・タイム（アドレス信号が与えられてから出力デー
タが確定状態となるまでに要する時間）は存在せず、単
に出カスレープ回路８０から出力バッファ回路１３を介
して出力遅延時間ｔＤＲの後出力データが確定状態とな
るため、１サイクルタイムｔｃ　Ｙ　Ｃ（ＲＥＡＤ）が
短くなり、高速でデータの読出しを行なうことができる
。 データ書込みサイクルにおい°Ｃはクロック１９号ＣＬ
、　Ｋの“Ｈ”の立上がり時点においてチップ・セレク
ト信号Ｕ茗が“Ｌｏ、ライト・イネーブル信号ＷＥ’が
“Ｌｏに設定され、かつアドレスＡＤＤが確定状態とさ
れるとともに入力データ保持回路８ｂへの入力データＤ
ｌｆｉが確定状態とされる。 このデータ書込のサイクルにおいてはＸデコーダおよび
Ｙデコーダによるメモリ・セルの選択はデータ読出し時
と同様である。このとき書込みパルス発生回路１０はク
ロック発生器９からのクロック信号の立上がりに応答し
て入力デー、夕保り回路１、５　ｃおよび１．５　ｄか
ら与えられた信号を受け、データ書込みに必要な制御信
号（書込みパルス）を所定のタイミングで発生する。こ
れにより、Ｒ／Ｗ制御回路は入力データＤ、７を取込み
選択メモリ◆セルへ伝達するとともにセンス・アンプを
不活性状態とする。 またこのとき、マルチプレクス回路１２は、入力データ
保持回路８Ｃおよび８ｄのデータ書込みを示す信号状態
に応答して、標準ＲＡＭ回路プローブ７からの出力デー
タを無視し、それらの信号から生成される所定のレベル
（たとえば“Ｌ″レベルの信号を出力データ保持回路１
１へ持続的に伝達する。 したがってこの書込みサイクル時においては、１クロツ
クサイクル（第１６図において期間ＡおよびＢの期間）
でデータの書込みが行なわれている。このデータ書込み
においてもクロック信号に同期して行なわれており、３
またはＷトアクセスタイムはなく、クロック信号ＣＬＫ
の立上がり時点に所定の信号が確定状態にあればよく、
高速でデータの書込みが行なわれる。 ここで、ＸデコーダおよびＹデコーダのデコードタイミ
ングは、クロック信号により規定されるのではなく、与
えられた信号に応答してそのままデコード動作を行なっ
ており、確定アドレスに応じてデコード動作が行なわれ
ている。データの書込みおよび読出しも書込みパルス発
生回路１０からクロック信号ＣＬＫの立上がりに応答し
て所定のタイミングでＲ／Ｗ制御回路をデータ書込みま
たは読出しモードに設定する信号が発生さねて行なわれ
る。 第１７図は第１６図に示す入力データ保持回路８ａ〜８
ｄの具体的回路構成の１つの例を示す図である。入力デ
ータ保持回路８ａ〜８ｄはすべて同一の回路構成を有し
ているため、入力データ保持回路８、入力マスク回路１
４および出カスレープ回路１５を代表的に示す。 第１７図において入力データ保持回路はＥＣＬ回路で構
成されたマスク回路１４および入カスレープ回路〕５を
含む。このＥＣＬ回路構成のマスク回路１４およびスレ
ーブ回路１５は動作電源としてたとえば接地電位である
第１の電源電位ｖｃＣ４７と通常−５，２ｖまたは−４
６５ｖに設定される第２の電源電位ＶＥＥである電位４
８を有する。 マスク回路１４は、エミッタ結合された３対のｎｐｎバ
イポーラ・トランジスタ対１８／１９．２６／２７およ
び２０／２８を含む。 ｎｐｒ＋バイポーラ・トランジスタ］８はそのベースに
入力信号ＩＮを受け、そのコレクタが抵抗〕６を介して
第１の電源電位４７へ結合される。 ｎｐｎバイポーラ・トランジスタ１９はそのベースに基
準電位Ｖａａを受け、そのコレクタが抵抗１７を介し５
て第１の電源電位４７に結合される。 ｒｉｐｒ＋バイポーラ−トランジスタ２６はそのコレク
タがトランジスタ１９のコレクタに接続され、そのベー
スが定電流源２９へ接続されるとともに、トランジスタ
２２およびダイオード２４を介して第１の電源電位４７
に接続される。トランジスタ２７はそのコレクタがトラ
ンジスタ］８のコレクタに接続され、そのベースが定電
流源３０に接続されるとともに、トランジスタ２３およ
びダイオード２５を介して第１の電源電位４７に接続さ
れる。 トランジスタ２０はそのコレクタがトランジスタ１．８
／１．９の共通エミッタに接続され、そのベースにクロ
ック発生器９からのクロック信号の反転信号ＮＣＬＫＢ
を受ける。トランジスタ２８はそのコレクタがトランジ
スタ２６／２７の共通エミッタに結合され、そのベース
にクロック発生器９からの内部クロック信号ＣＬＫＢを
受ける。トランジスタ２０／２８の共通のエミッタは定
電流源２１に接続される。 マスタスレーブ回路１４はさらに、トランジスタ２６お
よび２７のそれぞれのベースに所定のへ一ス電位を与え
るためにトランジスタ２２．２３およびダイオード２４
．２５を含む。 ｎｐｎバイポーラ・トランジスタ２２はそのベースがト
ランジスタ１８のコレクタおよびトランジスタ２７のコ
レクタに接続され、そのコレクタが第１の電源電位Ｖｃ
ｅ４７に接続される。ダイオード２４はそのアノードが
トランジスタ２２のエミッタに接続され、そのカソード
がトランジスタ２６のベースに接続される。ｎｐｎバイ
ポーラ・トランジスタ２３はそのベースかトランジスタ
２６および１９のコレクタに接続されるとともにそのコ
レクタが第１の電源電位４７に接続される。 ダイオード２５はそのアノードがトランジスタ２３のエ
ミッタに接続され、そのカソードがトランジスタ２７の
ベースに接続される。 スレーブ回路１５は、エミッタ結合されたｎｐｎバイポ
ーラ・トランジスタ対３３／３４．４１／４２および３
５／４３を含む。トランジスタ３３はそのコレクタが抵
抗３１を介して第１の電源電位４７へ結合され、そのベ
ースがトランジスタ２７のベースに接続される。トラン
ジスタ３４はそのコレクタが抵抗３２を介して第１の電
源電位４７へ接続され、そのベースがトランジスタ２６
のベースに接続される。 トランジスタ４１はそのコレクタがトランジスタ３４の
コレクタおよびトランジスタ３８のベースに接続され、
そのベースがトランジスタ３７およびダイオード３９を
介して第１の電源電位４７へ接続されるとともに定電流
源４４へ接続される。 トランジスタ４２はそのコレクタがトランジスタ３７の
ベースおよびトランジスタ３３のコレクタに接続される
とともに、そのベースがトランジスタ３８およびダイオ
ード４０を介して第１の電源電位４７へ接続されるとと
もに定電流源４５へ接続される。 トランジスタ３５はそのコレクタがトランジスタ３３／
３４の共通エミッタに接続され、そのベースに内部クロ
ック信号ＣＬＫＢが与えられる。 トランジスタ４３はそのコレクタがトランジスタ４１、
／４２の共通エミッタに接続され、そのベースへ相補内
部クロック信号Ｎ　ＣＬ　Ｋ、　Ｂが与えられる。トラ
ンジスタ３５／４３の共通エミッタは定電流源３６へ接
続される。スレーブ回路１５はさらに、ｎｐｎバイポー
ラ・トランジスタ３７および３８と、ダイオード３９お
よび４０を含む。トランジスタ３７はコレクタが第１の
電源電位４７に接続され、そのベースがトランジスタ４
２および３３のコレクタに接続され、そのエミッタが相
補出力ノードＮＡに接続される。トランジスタ３８はそ
のコレクタが第１の電源電位４７に接続され、そのベー
スがトランジスタ３９および３４のコレクタに接続され
、そのエミッタが出カッ−ドＡに接続される。ダイオー
ド３９はそのアノードか出力ノードＮＡに接続され、そ
のカソードがトランジスタ４１のベースに接続される。 ダイオード４０はそのアノードが出力ノードＡに接続さ
れ、そのカソードがトランジスタ４２のベースに接続さ
れる。 マスク回路】４およびスレーブ回路〕５の定電流源２１
，２９．３０．３６．４４および４５はそこを流れる電
流を常に一定とする回路であり、それぞれ第２の電源電
位４８への電流を生じさせる。次に動作について説明す
る。 クロック信号ＣＬＫが“Ｈ”の場合クロック発生器９か
ら発生される内部クロ７２７８号ＣＬＫＢは“Ｈ”、相
補内部クロック信号ＮＣＬＫＢは“Ｌ”　となる。これ
により、トランジスタ２０はオフ状態、トランジスタ２
８かオン状態となる。 定電流源２〕を流れる電流１１は、トランジスタ２８を
介して流れ、トランジスタ２０からは電流が流れないた
め、トランジスタ１８および１９によるスイッチング動
作は行ねわれず、入力信号ＩＮの状態にかかわらず、ク
ロック信号ＣＬＫＢが“Ｈ”に立上がった状態にお１う
るトランジスタ１８および１９のコレクタ電位に対応す
る電位がダイオード２４および２５を介してトランジス
タ２６および２７へそれぞれ与えられ、トランジスタ２
６および２７はこのベース電位に応じた電流を供給する
。 今、人力信号ＩＮか基準電位ＶＢＢより高い場合、トラ
ンジスタ１８のコレクタ電位は“Ｌ“トランジスタ］９
のコレクタ電位は“Ｈ”となる。 この電位はトランジスタ２２．２３およびダイオード２
４．２５を介し２てレベルシフトされてトランジスタ２
６．２７のベースへ伝達される。トランジスタ２６のベ
ース電位が“Ｌｏ、トランジスタ２７のベース電位か“
Ｈ″となる。この状態で、クロック信号ＣＬＫＢが“Ｈ
′に立上がると、抵抗〕６およびトランジスタ１８を介
して流れていた電流はトランジスタ２７を介して流れ、
一方抵抗１７およびトランジスタ１９を介して流れてい
た電流はトランジスタ２６を介して流れる。したがって
、トランジスタ２３および２２の状態は変化せず、トラ
ンジスタ２６および２７のベース電位も変化せず、それ
まですなわちタロツク信号のＣＬＫ　（ＣＬＫＢ）の立
上がり時に与えられていた入力信号ＩＮがラッチされ、
次段のスレーブ回路１５へ伝達される。この状態はラッ
チ状態である。 一方、クロック信号ＣＬＫが“Ｌｏへ立下がると、クロ
ック信号ＣＬＫＢが“Ｌ２、相補クロック信号ＮＣＬＫ
ＢがＨ′となる。したがって、この場合定電流源２１へ
流れる電流工１は、抵抗１６および１７とトランジスタ
１８および１９ならびにトランジスタ２０を介して流れ
ることになり、このトランジスタ１８および１９を流れ
る電流値は入力信号ＩＮと基準電位Ｖａａとの関係に対
応したものとなる。この状態では、入力信号ＩＮが変化
すれば、トランジスタ２２および２３へ与えられるベー
ス電位も変化し、応じてトランジスタ２６および２７へ
与えられるベース電位も変化する。この変化は、入力信
号ＩＮの変化に対応することになり、マスク回路１４は
入力信号ＩＮをそのまま通過させるスルー状態となる。 スレーブ回路１５においてもその動作はマスク回路１４
と同様であり、クロック信号ＣＬＫＢが“Ｈ”の場合、
定電流源３６を流れる電流１２は抵抗３１．３２とトラ
ンジスタ３３および３４とトランジスタ３５を介して流
れることになり（トランジスタ４３はオフ状態である）
、マスク回路１４から伝達された信号（トランジスタ２
６および２７のベース電位）に対応する信号がその出力
ノードＡおよびＮＡから出力される。 したがって、この状態においては、スレーブ回路１５は
スルー状態である。 一方、クロック信号ＣＬＫが“Ｌ“に立下がると、定電
流源３６を流れる電流１２は、トランジスタ４１．４２
および４３を介して与えられることになり、トランジス
タ３３および３４はスイッチング動作を行なわない。し
たがって、この状態においては、このクロック信号ＣＬ
ＫＢの立下がり時点で与えられていた信号状態に応じた
信号が持続的に出力ノードＡおよびＮＡから出力される
ことになり、この状態はラッチ状態となる。 ここで、ダイオード２４．２５．３９および４０は、Ｅ
ＣＬ回路においては、トランジスタは飽和領域で動作さ
せず、活性領域（不飽和領域）で動作させ、そこを流れ
る電流の大小に応じて信号の“Ｈ”および“Ｌｏを判定
するため、このトランジスタのベースコレクタ間が順方
向にバイアスされる飽和領域動作状態となることを防止
するためのレベルシフト手段として設けられている。 また、定電流源２９．３０．４４および４５が設けられ
ているのは、トランジスタ２２．２３．３７および３８
がそのベース電位に応じて実質的に抵抗値が大きくなっ
ても、この抵抗値に対し７−定の電流を流すことにより
対応のトランジスタ２６．２７．４１および４２のベー
スへ入力信号に応じたベース電位を供給するためである
。 第１８図は第１６図に示す出力データ保持回路１１の具
体的構成の一例を示す図である。この出力データ保持回
路１１は、第１７図に示す人力データ保持回路８と同一
の構成を有しており、単に出力マスク回路７９の入力ト
ランジスタ５１および５２へ与えられる信号がセンス・
アンプからの相補データＤＡＴＡ、ＤＡＴ人である点と
、スレーブ回路８０からの出力信号が相補出力データＡ
ＯＵＴ、ＮＡＯＵＴである点か異なっているだけである
。 第１８図を参照して、出力マスタ回路７９は、ｎｐｎバ
イポーラ争トランジスタ５１，５２．５３．５５，５６
，５９．６０および６１と、抵抗４９５０とダイオード
５７．５８を備える。エミッタ結合されたトランジスタ
５１．．５２のベースにデータＤＡＴＡ、ＤＡＴＡがそ
れぞれり−えられる。 スレーブ回路８０は、ｒｉｐｎミルｎバイポーランジス
タ６６．６７．６８．７０，７１，７４゜７５．７６と
、抵抗６４．６５と、ダイオード７２．７Ｂを備える。 エミッタ結合されたトランジスタ６６．６７のベースへ
それぞれスレーブ回路７９からの出力信号が与えられる
。トランジスタ７０．７１のエミッタ電位が出力データ
ＮＡＯＵＴ、ＡＯＵＴとして出力される。 この第１８図に示す出力データ保持回路１１の動作は第
１７図に示す入力データ保持回路８の動作と同様であり
、クロック信号ＣＬＫが“Ｈ”に立上がると、相補内部
クロック信号ＮＡＣＬＫＢが“Ｌ“、つまり、定電流源
５４へはエミッタ結合されたトランジスタ５９．６０を
介してかつトランジスタ６１を介して電流が流れること
になり、入力トランジスタ５１．５２のスイッチング動
作が禁止される。したがって、この状態がラッチ状態と
なる。クロック信号ＣＬＫが“Ｌｏとなると相補クロッ
ク信号ＮＣＬＫＢが“Ｈ゛となり、定電流源５４へは入
力トランジスタ５１．．５２とトランジスタ５３を介し
て電流が流れることになり、このマスク回路７９におけ
る入力データに応じたスイッチング動作が行なわれるこ
とになり、スルー状態となる。 スレーブ回路８０においても同様であり、内部クロック
信号ＣＬＫＢが“Ｈ″のとき、マスク回路７９からの出
力信号をそのまま伝達するスルー状態となり、内部クロ
ック信号ＣＬＫＢが“Ｌ”のとき、マスク回路７９の出
力にかかわらず、先に与えられていたデータを出力する
ラッチ状態となる。 上述の動作において、外部クロック信号ＣＬＫが“Ｈ”
となる期間は第１６図に示す期間Ａとなる。したがって
期間への場合、入力マスク回路１４と出力マスタ回路７
９はラッチ状態となり、人カスレープ回路１５と出カス
レープ回路８０がスルー状態となる。一方、外部クロッ
ク信号ＣＬＫが“Ｌ”の期間（第１６図の期間Ｂ）にお
いては、入力マスク回路１４および出力マスタ回路７９
はスルー状態、入カスレープ回路１５および出カスレー
プ回路８０がラッチ状態となる。したがって、この第１
６図に示す動作波形図において、期間ＡからＢの期間に
より、外部クロック信号ＣＬＫの立上がり時点に与えら
れたデータは、この期間Ｂの終了時点においては、出カ
スレープ回路８０の入力端までマルナプし・クス回路１
２を介して伝達されており、期間Ｃにおいて、この出力
データ保持回路１１と出力バラ＝７７１３における遅延
時間ｔＤＲを経たのち、外部データとしてデータか出力
される。 し、たがって、外部クロック信号ＣＬＫの立上がり時点
でデータ読出

【７ザイクルが開始きれ、この外部クロッ
ク信号ＣＬ、　Ｋの立ドがり時点において、確定データ
が出力される。 ［発明が解決しよつとする課題］ 従来の半導体集積回路は上述のように構成されており、
標準ＲＡＭで用いられるアドレス・アクセス・タイムは
、Ｓ　Ｔ　ＲＡ　Ｍにおいてはクロックのサイクルタイ
ム（ｔｃｒ。（ＲＥＡＤ）　、データ読出［７時）と出
力遅延時間ｔｏａで表わされることになり、高速のデー
タ書込み／読出しを実行することか６１能である。 通常このような半導体集積回路装置では、所望の機能が
実現されている良品であるかまたはそうでない不良であ
るかの判定を行なうだめの機能試験が実行さねる３゜ 二のような場Ａ、５ＴＲＡｈ・ｘの１クセス・タイツ、
を測定し２、その最大・最小時間苓、−Ｙめ、各種信号
にお１づるタイム・マージンを設定する必要がある。こ
のよ・）なＳ　Ｔ　Ｒ，Ａ　Ｍのアクセス・タイムを測
定する場合、Ｓ　Ｔ　ＲＡ　Ｍが正常に動作し５°Ｃい
“Ｃも、内部信号線の電圧降下の設計要因、プロセス・
パラメータによる素子特性のばらつき等によりアクセス
時間１．：′長短が生し：る。このように′アクセス時
間に長短か生じた場合、アクセス時間の長いビット、ず
ｔイ、）ち、標準ＲＡ　Ｍでいうところの［アト１ノス
・アクセス・タイム」の遅いビットのアクセス・タイム
はサイクルタイムを長くして測定する必要があり、中−
のクロック信号周期てずべてのＳ　Ｔ　ＲＡ　Ｍのアク
セスタイムを測定することができす、勺イクルタイムを
変更する必要があり、高速でＳＴＲＡＭのアクセスタイ
ツ、を測定することができないという問題があった。 またこのようなサイクルタイムの変更では、名動ｆ’ｌ
タイミングが変更されることになり、内部回路（標＄　
Ｒ，Ａ　Ｍ回路ブロック等）の動作の状態が変わる可能
性が生じるという問題があり、１羅な機能試験を実行す
ることがてきないという問題があった。 また、標準ＲＡＭ回路ブロックのアクセス・タイムの測
定はウェハスケールにおいては、プローブカード（フリ
ップ・チップ状態の各パッドまたはノードへ所望の信号
を印加することのできる配線を備えた試験器具）を用い
て実行することができるものの、パッケージ実装後にお
いては、クロック信号を用いてその機能試験を実行する
必要があり、ＳＴＲＡＭにおいて不良が生じた場合、そ
の不良箇所が入出力回路またはクロック回路に起因する
ものかまたはメモリ・セルおよびその１？４辺回路に起
因するものかの区別を行なうことかできず、不良箇所を
求めるための不良解析を行なうことが困難であるという
問題があった。 すなわち、パッケージ実装後においては、チップのビン
端子を介して各信号が与えられるだけであるため、その
不良箇所を解析することか困難であるという問題がある
。 上述のような問題はＳＴＲＡＭに限らず、一般に入出力
回路と内部機能回路とを備え、各回路がクロック信号に
同期動作をする同期型半導体集積回路であれば同様の問
題が発生する。 それゆえ、この発明の目的は、上述のような従来の同期
型半導体集積回路の有する欠点を除去することである。 この発明の他の目的は、不良解析が容易な同期型半導体
集積回路を提供することである。 この発明のさらに他の目的は、ＳＴＲＡＭにおいてアク
セスタイムの遅いビットに対してもサイクル・タイムを
変更することなくアクセスタイムを測定することのでき
る半導体集積回路を提供することである。 この発明のさらに他の目的は標準ＲＡＭとしてもＳＴＲ
ＡＭとし２ても動作する半導体集積回路を提供すること
である。 ［課題を解決するための手段］ この発明に係る半導体集積回路は、クロック信号に応答
して外部から与えられる入力信号をラッチし、か−〕出
力する入力データ保持回路と、この入力データ保持回路
から伝達される信号に応者して所定の機能処理を実行す
る内部機能回路と、上記クロック信号に応答し２て内部
機能回路から出力されたデータをラッチしかつ出力する
出力データ保持回路と、機能モード指示ｉｎ号に応答り
、＜−を入力データ保持回路および出力データ保持回路
のラッチ機能を不能動化し、両保持回路がそれぞれ与λ
られたｆエサをクロック信号にかかわらず通過させるス
ルー状態に設定する機能設定回路手段・とをｔｊＬる。 ［作用］ 機能設定回路手段により、入力データ４！４樗回路手段
および出力データ保持回路手段は特定の機能モード時に
おいてはスルー状態となるため、たとえばＳ　Ｔ　ＲＡ
、　Ｍである内部機能回路のアクセス・タイムをタロツ
クサイクルを変更せずに測定することかできる。 また、機能モード指示信号に応答して入力データ保持回
路および出力データ保持回路はそのクロック同期動作を
行なうかまたは単にスルー状態ＩＪ設定されるかのいず
れかとなるため、不良箇所かこの半導体集積回路におい
て存在【、た場合においても、内部機能回路にその不良
箇所か存在するのか、または入力データ保持回路および
出力データ保持回路のいずれに存在するのかを容易に検
出することができ、不良解相を容品に実行することかで
きる。 「発明の実施例」 第１図はこの発明の一実施例である半導体集積回路の要
部の構成を示す図であり、入力データ保持回路の構成の
一例を示す図である。第１図においで第１７図に示す入
力データ保持回路と対応する部分には同一の参照番号が
（＝１されている。第１図（こるいて、改良された入力
データ保持回路８は、入力マスク回路８３および入カス
レープ回路８４を含む。入力マスク回路８３は、第１７
図に示ず入力マスタ回路１４の構成に加えて、トランジ
スタ２０と４を列に、そのベースにスルー信号ＴＨが与
えられるｎｐｎバイボ・−ラ・トランジスタ８１を含む
。し、たがって、この構成においては、トランジスタ８
１１．２０および２８がエミッタ結合回路を構成する。 入カスレープ回路８４は、第１７図に示す入カスレープ
回路１５の構成に加えて、トランジスタ３５と並列に接
続され、そのベースにスルー信号ＴＨが与えられるｎｐ
ｎバイポーラ・トランジスタ８２を含む。この入カスレ
ープ回路８４はトランジスタ３５．４３および８２がエ
ミッタ結合回路を構成する。 このスルー信号ＴＨは内部機能回路か標準ＲＡＭ回路ブ
ロックである場合、この半導体集積回路の動作モードを
標準ＲＡＭ／テストモードに設定するかまたは半導体集
積回路装置をクロック信号ＣＬＫに同期動作させるＳＴ
ＲＡＭ／同期動作モードのいずれかを設定する。次に動
作原理について説明する。入力マスク回路８３は、バイ
ポーラ・トランジスタ１８／１９で構成される入力ＥＣ
Ｌ回路と、バイポーラ・トランジスタ２６／２７で構成
されるラッチＥＣＬ回路と、バイポーラ・トランジスタ
８１／２０／２８で構成されるモード切換えＥＣＬ回路
と、バイポーラ・トランジスタ２２．２３とダイオード
２４．２５と定電流源２９．３０で構成されるエミッタ
フォロア回路を備える。 また、入力ＥＣＬ回路とラッチＥＣＬ回路とは並列に接
続され、この人力ＥＣＬ回路およびラッチＥＣＬ回路に
対してモード切換えＥ　ＣＬ　ｒｍｌ路は直列に接続さ
れ、この人力ＥＣＬ回路およびラッチＥＣＬ回路のいず
れか一方の経路に電流を流す経路を与える。 ダイオード２４および２５は、バイポーラ・トランジス
タ２６および２７のベース−コレクタ間が順方向にバイ
アスされて飽和領域で動作するのを防止するだめのレベ
ルシフト回路である。ここで、ＥＣＬｌ路においては、
各トランジスタを不飽和領域で動作させ、その信号振幅
を小さくすることにより高速動作性を保証している。更
に、ＥＣＬ回路において一方のトランジスタが飽和動作
した場合１．定電流源を流れる電流よりも多くの電流を
供給し、そのコレクタ電位が上昇するため、正確な動作
を行なうことかできなくなるという問題が生じ、この状
態を防止するためにトランジスタ２６および２７の飽和
を防止するためにレベルシフト用のダイオード２４．２
５が設けられる。 スレーブ回路８４も同様にバイポーラ・トランジスタ３
３／３４からなる入力ＥＣＬ回路と、バイポーラ・トラ
ンジスタ４１／４２からなるラッチＥＣＬ回路と、バイ
ポーラ・トランジスタ８２／３５／４３からなるモード
切換えＥＣＬＣＬＫＢバイポーラ・トランジスタ３７／
３８と、ダイオード３９．４０と、定電流源Ａ４．４５
とから構成されるエミッタフォロア回路とを備える。ま
た、入力ＥＣＬ回路およびラッチＥＣＬ回路は並列に接
続され、人力ＥＣＬ回路およびラッチＥＣＬ回路に対し
モード切換えＥＣＬＣＬＫＢ列に形成接続され、この人
力ＥＣＬ回路およびラッチＥＣＬ回路のいずれか一方に
対し電流を供給する経路を形成する。ダイオード３９．
４０は、バイポーラ・トランジスタ４１．４２の飽和を
防止するために設けられたレベルシフト手段である。 今、スルー信号ＴＨが、クロック発生器９から与えられ
る内部クロック信号ＮＣＬＫＢ、ＣＬＫＢの“Ｈ“電位
よりも高い場合を考える。このとき、入力マスク回路８
３においては、バイポーラ・トランジスタ８１がオン状
態、バイポーラ・トランジスタ２０．２８がオフ状態と
なり、定電流源２１を流れる電流１１は、第１の電源電
位４７から抵抗１６または］７、バイポーラ・トランジ
スタ１８または１９、バイポーラ・トランジスタ８１お
よび定電流源２１を介して第２の電源電位４８　（ＶＥ
　Ｅ　）へ流れる。ここで、ＥＣＬＣＬＫＢいては、そ
のベース電位が“Ｈｏであっても、エミッタ結合された
トランジスタのうち最もベース電位の高いトランジスタ
に最大の電流が流れ、他のトランジスタに対してはほと
んど電流が流れない。したがって、ＥＣＬＣＬＫＢける
トランジスタのオンおよびオフは、トランジスタを飽和
領域と遮断領域との間で動作させるスイッチング素子な
どの動作時のオン状態およびオフ状態と異なることに注
意すべきである。 この状態においては、入力信号ＩＮのレベルの“Ｈ“お
よび“Ｌ゛に応じてバイポーラ・トランジスタ１８およ
び］９からなる入力ＥＣＬ回路がスイッチング動作を行
ない、この入力信号ＩＮのレベルに応じてトランジスタ
１８および１９のいずれか一方に電流が流れる。ここで
基準電位Ｖ。 Ｂは、通常入力信号ＩＮの“Ｈ°レベルと“Ｌ”レベル
の間の中間値に設定される。このトランジスタ１．８　
／　１．９を流れる電流に応じてトランジスタ２６およ
び２７のベース電位が決定され、入力マスク回路８３は
入力信号ＩＮをそのまま出力するスルー状態となる。こ
こで、トランジスタ２６および２７０ベ一ス電位は、バ
イポーラ・トランジスタ２２および２３のエミッタフォ
ロア動作およびダイオード２４および２５のレベルシフ
ト動作によりその値が設定される。 一方、入カスレープ回路８４においては、スルー信号Ｔ
Ｈにより、トランジスタ８２がオン状態、トランジスタ
３５および４３がオフ状態となり、定電流源３６を流れ
る電流１２は、人力ＥＣＬ回路（トランジスタ３３／３
４）を流れる電流となる。この人力ＥＣＬ回路（トラン
ジスタ３３．３４）へは入力信号として人力マスク回路
８３からの出力信号が伝達されている。したがって、入
カスレープ回路８４は入力マスク回路８３から与えられ
た信号をそのまま出力端子ＡおよびＮＡから出力する。 したがって、入力保持回路８は、スルー信号ＴＨが“Ｈ
ｏの場合は、外部クロック信号ＣＬＫの“Ｈｏおよび“
Ｌ＃にかかわらず、スルー状態となる。 スルー信号ＴＨが、クロック発生器９からの内部クロッ
ク信号ＮＣＬＫＢおよびＣＬＫＢの“Ｌ”よりも低く設
定された場合を考える。 この状態において、第１６図に示すＡの期間、すなわち
外部クロック信号ＣＬＫが“Ｈｏの場合、内部クロック
発生器９からの内部クロック信号ＮＣＬＫＢはＬ″、内
部クロック信号ＣＬＫＢは“Ｈ”となる。この状態にお
いては、入力マスク回路８二３のバイポーラ・トランジ
スタ８］、、、２０はオフ状態、バイポーラ・トランジ
スタ２８がオン状態となるため、入力ＥＣＬ回路（トラ
ンジスタ］、８．１９）の経路には電流は流れず、入力
ラッチ回路（トランジスタ２６．２７）の経路に電流が
流れる。すなわち、定電流源２１の供給する電流１１．
は第１の電源ＶＣＣ線４７から、抵抗１６または１７、
バイポーラ・トランジスタ２６または２７、バイポーラ
・トランジスタ２８および定電流源２〕を介して第２の
電源電位ＶＥＥ線４８へ流れる。したがって、スルー信
号ＴＨか“Ｌ′の場合、バイポーラ・トランジスタ１．
８．１９からなる入力ＥＣＬ回路はスイッチング動作を
行なわず、バイポーラ・トランジスタ２６．２７で構成
されるラッチＥＣＬ回路に入力データがラッチされ、入
力マスク回路８３はラッチ状態となる。 また、入カスレープ回路８４においては、バイポーラ・
トランジスタ３５がオン状態、バイポーラ・トランジス
タ８２および４３がオフ状態となるため、定電流源３６
の電流１２は、第１の電源電位４７　（Ｖｃ　ｃ　）か
ら抵抗３１または３２、バイポーラ・トランジスタ３３
または３４、バイポーラ・トランジスタ３５、定電流源
３６を介し２て第２の電源電位ＶＥＥ４８へ流れる。し
、たか−コＣ１この入カスレープ回路８４においては、
マスク回路８４出力に応じてバイポーラ・トランジスタ
゛３３．３４からなる入力ＥＣＬｌ路がスイッチング動
作をするため、入カスレープ回路８４はスルー状態とな
る。 また、スルー信号ＴＨが内部クロック発生器９からの内
部クロック信号ＮＣＬＫＢ、およびＣＬＫＢの“Ｌ″よ
りも低くか・つ、第１６図に示すＢの期間、すなわち外
部クロック信号ＣＬＫが“Ｌ”の場合を考える。このと
き、内部クロック信号ＮＣＬＫＢは”Ｈ″、内部クロッ
ク信号ＣＬＫＢはＬ“となり、入力マスク回路８３のバ
イポーラトランジスタ８１はオフ状態、バイポーラ・ト
ランジスタ２０はオン状態となるため、定電流源２］の
電流１］は、第１の電源電位４７（Ｖｃｅ）から抵抗１
６または１７、バイポーラ・トランジスタ］８または１
９、バイポーラ・トランジスタ２０および定電流源２１
を介して第２の電源電位４８　（ＶＥ　Ｅ　）へ流れる
。し、たがって、人力信号ＩＮの“Ｈ”および“Ｌ”に
応じてバイポーラ・トランジスタ１８．１９からなる入
力ＥＣＬ回路がスイッチング動作するため、入力マスタ
回路８３ばスルー状態となる。 また、この状態において、入カスレープ回路８４におい
ては、バイポーラ・トランジスタ４３がオン状態、バイ
ポーラ鹸トランジスタ８２．３５がオフ状態となるため
、定電流源３６の電流１２は、第１の電源電位４７（Ｖ
ｃｅ）から抵抗３１または３２、バイポーラ・トランジ
スタ４］または４２、バイポーラ・トランジスタ４３お
よび定電流源３６を介して第２の電源電位４８　（ＶＥ
　Ｅ　）へ流れる。したがって、入カスレープ回路８４
においては、バイポーラトランジスタ３３．３４からな
る入力ＥＣＬ回路はマスク回路８３出力にかかわらずス
イッチング動作せず、バイポーラ・トランジスタ４．１
．４２からなるラッチＥＣＬ回路により入力データがラ
ッチされ、出力データＡＮＡが出力されるため、入カス
レープ回路８４はラッチ状態となる。 したがって、スルー信号ＴＨが内部クロック信号ＮＣＬ
ＫＢおよびＣＬＫＢのＬ″よりも低い場合には、第１７
図に示す回路と同様期間Ａの場合は入力マスク回路８３
はラッチ状態、入カスレープ回路８４はスルー状態、期
間Ｂの間は、入力マスタ回路８３はスルー状態、入カス
レープ回路はラッチ状態となる。 次に出力データ保持回路について説明する。 第２図はこの発明による半導体集積回路の出力データ保
持回路の構成の一例を示す図である。第２図に示す出力
データ保持回路は第１８図に示す出力データ保持回路１
１の改良例を示す図であり、対応する部分には同一の参
照番号が付されている。 第２図に示す出力データ保持回路１１は、出力マスク回
路８７および出カスレープ回路８８を含む。 出力マスク回路８７は、第１８図に示す出力マス夕回路
７９の構成に加えて、トランジスタ５３と並列に設けら
れ、そのベースにスルー信号Ｔ　Ｈカ与えられるｎｐｎ
バイポーラ・トランジスタ８５を含む。出力マスタ回路
８７は、相補デー８夕（センスアンプからの相補出力デ
ータ）ＤＡＴＡ、ＤＡＴＡをそのベースに受けるバイポ
ーラ・トランジスタ５１．５２からなる入力ＥＣＬ回路
と、ｒ］ｐｎバイポーラ拳トランジスタ５９．６０から
なるラッチＥＣＬ回路と、ｎｐｒ＋バイポーラ・トラン
ジスタ８５．５３および６１からなるモード切換えＥＣ
Ｌ回路と、ｎｐｎバイポーラ・トランジスタ５５．５６
と、ダイオード５７．５８、定電流源６２および６３か
らなるエミッタフォロア回路を備える。入力モード切換
えＥＣＬＨ路は、トランジスタ５１．５２からなる入力
ＥＣＬＭ路とトランジスタ５７および６０からなるラッ
チＥＣＬ回路のいずれか一方に電流を流す経路を確立す
る。 出カスレープ回路８８は、第１８図に示す回路構成に加
えて、ｎ　ｐ　ｎバイポーラトランジスタ６８と並列に
設けられ、そのベースにスルー信号ＴＨが与えられるｎ
ｐｎバイポーラトランジスタ８６を含む。この出カスレ
ープ回路８８も、出力マスク回路と同様に入力ＥＣＬ回
路（トランジスタ６６．６７）、ラッチＥＣＬ回路（ト
ランジスタ７４．７５）およびモー　ド切換えＥＣＬ回
路（トランジスタ８６，６８．７６）を備える。 この出力データ保持回路１１の動作は、第１図に示す入
力データ保持回路と同様であり、単にマスタ回路８７へ
り−えられる入力信号がセンスアンプの出力信号ＤＡＴ
Ａ、ＤＡＴＡである点が異なっているだけであり、その
動作は第１図に示す入力マスク回路および入カスレープ
回路と全く同様である。すなわち、スルー信号ＴＨが内
部クロック信号ＮＣＬＫＢ、ＣＬＫＢの“Ｈｏよりも高
いときには、外部クロック信号ＣＬＫの“Ｈ”およびＬ
″にかかわらず、出力マスク回路８７および出カスレー
プ回路８８はスルー状態となり、カスルー信号ＴＨか内
部クロック信号ＮＣＬＫＢおよびＣＬＫＢの“Ｌ″より
も低い場合には、外部クロックＣＬＫが“Ｈ“の期間、
出力マスク回路８７はラッチ状態、出カスレープ回路８
８はスルー状態となり、一方外部クロック信号ＣＬＫが
“Ｌ′の場合は出力マスク回路８７はスルー状態、出カ
スレープ回路８８はラッチ状態となる。 したがって、スルー信号ＴＨの“Ｈ”Ｌ。 のレベルに応じて、この半導体集積回路は第１３図に示
す標準ＲＡＭまたは第１５図に示ずＳＴＲＡＭのいずれ
かの動作を行なう。したがって、チップ内部のアクセス
タイムをチエツクしたい場合またはメモリ・セルの動作
確認をしたい場合などにおいては、スルー信号ＴＩｉを
“Ｈ”にし゛にの半導体集積回路を標準ＲＡＭとして動
作させてテストを（うない、一方この半導体集積回路か
ＳＴＲＡＭと１．て動作しているか否かを確認する場合
にはスルー信号ＴＨを“Ｌ゛にすることにより機能試験
を実行することができる。 ここで、スルー信号ＴＨを“Ｈｏにし、た場合、第１５
図に示す書込みパルス発生回路］０−＼は、ライト・イ
ネーブル信号Ｗ１およびチップ・セレクト信号Ｃジがそ
のまま与えられる。書込みパルス発生回路１０は、クロ
ック発生器９からのクロック信号の立上がりに応答して
、このライト・イネーブル信号ＷＥおよびチップ・セレ
クト信号でＳ−の状態に応じてＲ／Ｗ制御回路へ書込み
パルスを所定のタイミングで与えている。データ読出し
２に必要とされるアドレス・アクセスタイムすなわちア
ドレスが変化してから出力データが確定するまでに要す
る時間のチエツクを行なう場合、Ｒ／Ｗ　ＩＩ　６１１
回路はデータ読出し時動作にするため、センス・アンプ
を活性状態とし５、データ書込みを禁止する。したがっ
て、アドレス・アクセスタイムを調べる場合には書込み
パルス発生回路１ｏがらは書込みパルスが発生されない
ため、この標準ＲＡＭ回路ブロック７は、第１３図に示
す標準ＲＡＭと同様のデータ読出し、動作を行なう。 また、マルチプレクス回路１２は、チップ・セレク）・
信号Ｕ（−とライト・イネーブル信号Ｗ’Ｔに応答して
データ読出しが決定された場合、その入力をセンス・ア
ンプ出力に接続し、そのセンス−アンプ出力を選択して
出力データ保持回路へ与える。アドレス・アクセスタイ
ムを測定する場合、データ読出し、モードであるがチッ
プセレクト信号Ｃ１−が与えられた場合、ライト・イネ
ーブル信号ＷＥは“Ｈ“のレベルにある。通常ライト・
イネーブル信号Ｗ丁は、標準ＲＡＭにおいては、チップ
・セレクト信号シー＄か“Ｌ”の活性状態にな−。 た後に発生されるため、マルチプレクス回路１２はこの
スルー状態においても、ＳＴＲＡＭの動作時と同様セン
ス・アンプ出力を選択し、て通過させる。 通常標準ＲＡＭにおいては、ライト・イネーブル信号お
よびチップ・イネーブル信号両者が共に“Ｌ”となった
時点から書込みサイクルが開始されるため、この両者の
信号のうち遅い方の信号と同時にタロツク信号ＣＬＫを
与えれば、Ｒ，／　Ｗ制御回路では標準ＲＡＭと同様の
動作か（］なオ）れる。 もちろんこの場合、書込みパルス発イト回路１０におい
て、スルー信＋３ＴＨに応答してライト・イネプル信号
Ｗ−〔−およびチップ・セレクト信号し一＄−をＲ／Ｗ
制御回路へ伝達する構成を設ければ、第１３図に示す標
準ＲＡ　１％４と同様の］す１路構成を実現することが
できる。 しかしながら、クロック信号ＣＬＫに応答し２てクロッ
ク発生器９からクロック信号がＩ）えらＩ］たときに入
力データ保持回路８ｃおよび８ｄからり７えられたライ
ト・イネーブル信号Ｗ−［およびデツプ・セレクト信号
で−３−に応答して書込みパルスを発生したとしても、
特に問題はない。データ書込みサイクルの時間は、デー
タ読出し時間とほぼ同様であるため、データ書込時にお
いて、たとえ書込ろパルス発生回路１０をクロック発生
器からの内部クロック信号に応答して動作させる構成で
あっても、通常の標準ＲＡＭと同様の動作を実行させる
ことかできる。 次にスルー信号ＴＨの発生方法について説明する。汎用
メモリにおいては半導体集積回路の外部ビンの数および
配置は決定されているため、未使用状態の空ビンがある
場合には、その空ビンをスルー伝号用に用い、外部から
スルー信号ＴＨを印加する構成とすればよい。 このような空ビンが存在しない場合には第゛３図に示す
構成を用いる。 第３図はスルー信号ＴＨの発生回路構成の一例を示す図
である。第３図において、バ、、ケージ９３内部に半導
体集積回路チップ８９が実装される。 この半導体チップ８９にはポンディングパッドか設けら
れており、この各パッドがパッケージに含まれるフレー
ム９２の各リード端子と配線を用いて接続される。この
ような場合、第２の電源電位ＶＥＥを供給するためのＶ
ＥＥ電源バッド９１近傍にスルー信号ＴＨ用のバッド９
０を設置し７、このスルー信号ＴＨ用バッド９０を第２
の電源電位ＶＥＥ　とボンディング１こよりショー　ト
させ、スルー信号ＴＨを“Ｌ°固定にする。すなわちこ
の場合、半導体集積回路がパッケージに実装されたアセ
ンブリ状態においでは、ＳＴＲＡＭとしてのろ機能テス
トを実行する。 通常、崖導体集積回路（ＬＳＩ）のテスト方法は、まず
ウェハ状態で各チップごとに機能テストを実行し、この
機能テストの結果良品として判定されたチップのみをパ
ッケージに実装し、再びパッケージ実装後機能試験を行
なう ウェハ状態においては、所望の試験信号を半導体チップ
の各パッドまたはノードへ印加することのできるプロー
ブカード等を用いて外部からスルー信号ＴＨを各保持回
路へ印加することができるため、半導体集積回路は標準
ＲＡＭとしてもまたＳＴＲＡＭとしても機能試験を実行
することかできる。 し、たがって、この第３図に示すように、第２の電源電
位ＶＥＥバッド９］の近傍にスルー信号ＴＨ用バッド９
０を設け、半導体集積回路のデツプアセンブリ時にこの
バッド９〔］および９１を配線によりシコートする構成
とすれば、°「導体集積回路のチップ状態におい°τ、
外部からスルー信＋３を印加することができ、標ＳＲＡ
ＭまたはＳＴＲＡＭの機能試験を実行することかでき、
サイクルタイム等を変更することなく標準ＲＡＭ回路ブ
ロックにおけるアクセス・タイムを測定することかでき
、またＳ　Ｔ　ＲＡ　Ｍとしての動作をも確認すること
ができる。 また、この両者の動作を切換えることにより、不良解析
において入出力データ保持回路およびクロック回路にお
ける不良であるか、メモリ・セルおよびメモリ・セル周
辺回路における不良であるかを見分けることができ、不
良解析を容品に実行することが可能となる。 第４図はスルー信号ＴＨを発生するための他の回路構成
を示す図である。第４図に示す構成は半導体集積回路チ
ップ内部でスルー信号ＴＨを発生させる回路である。第
４図においてスルー信号発生回路１０９はリファレンス
回路９４から発生させる基準電圧ＶＢＢに応答してスル
ー信号ＴＨを発生する。スルー（ｇ号発生回路１０９は
、Ｖ［ＩＢバッド９７からの電圧をエミッタフォロア態
様で受けるｎｐｎバイポーラ・トランジスタ９８と、こ
のｎｐｒ＋バイポーラ・トランジスタ９８のエミッタ出
力をレベルシフト用ダイオード９９を介して伝達された
電位と第２の基準電位ｖ８Ｂ　２とを比較するエミッタ
結合されたｎｐｎバイボー、う・トランジスタ１０３お
よび１０４と、τ１　ｐ　ｎバイポーラ・トランジスタ
］０４のコレクタ電位をエミッタフォロア態様で伝達す
るｎｐｒ＋バイポーラトランジスタ１．０６と、トラン
ジスタ１０６のエミッタ電位をレベルシフトしてスルー
信号を導出するレベルシフト用ダイオード〕０７とを含
む。 ダイオード９９と第２の電源電位ＶＥＥ４８との間には
定電流源１００が設けられ、エミッタ結合されたトラン
ジスタ１０３および１０４のエミッタと第２の電源電位
４８との間には第２の定電流源１０５が設けられ、ダイ
オード１０７と第２の電源電位ＶＥ［４８の間には定電
流源１０８が設けられる。 トランジスタ１０４のコレクタは抵抗１０１および１０
２を介して第１の電源電位４７へ接続される。トランジ
スタ］０３のコレクタは抵抗１０１を介し２て第〕の電
源電位４７（ＶＣＣ）へ接続される。 ＶＢＢバッド９７へは、半導体集積回路内部に設けられ
た基準電圧ＶＳａを発生するためのリファレンス回路９
４の出力をエミッタフォロア態様で受けるｎｐｎバイポ
ーラ・トランジスタ９５のエミッタ電位が接続される。 ｎｐｎバイポーラ・トランジスタ９５のエミッタと第２
の電源電位ＶＥＥ４８との間には、定電流源９６が設け
られる。 次に動作について説明する。 ここで、第４図の動作説明を容易にするために第５図に
半導体集積回路におけるビン配置の一例を示す。この第
５図に示すビン配置は６４にワード×４ビットのＳＴＲ
ＡＭのビン配置である。第５図において、半導体集積回
路は３２の外部ビン端子を有しており、ビン番号１には
チップ・セレクト信号Ｃゑが与えられ、ビン２ないしら
には入力データＤＩＯ−ＤＩ３が与えられ、ビン番号６
゜７、］０および１１には出力データＤＯＯ〜・Ｄ０３
が与えられる。ビン番号８および９には第１の電源電位
ｖｅｅがりえられる。ビン番号１２ないし２３および２
５ないし２８にはアドレス信号ＡＤが与えられる。ビン
番号２４には第２の電源電位ＶＥＥが与えられ、ビン番
号２９および３０には外部クロック信号ＣＬＫ、ＣＬＫ
が与えられる。 ビン番号３１には基準電位Ｖａａが与えられ、ビン番号
３２はライト・イネーブル信号Ｗ丁が与えられる。ここ
でビン番号３１のＶａａビンは、寸導体集積回路チップ
内部で発生したリファレンス電位を外部に取出すために
設けられたビン端子である。したがって、このビン番号
３１のＶＳａビンには、内部からリファレンス電位か出
力されているだけであり、外部からは信号は何ら入力さ
れない。この第４図に示すスルー信号発生回路１０９は
、このビン番号３１のＶａ８ビンを利用してスルー信号
ＴＨをチップ内部で発生するものである。 このリファレンス回路９４が発生する基準電位は、通常
内部回路においてＥＣＬ回路の入力比較基準電圧などに
利用される。 リファレンス回路９４から発生されたリファレンス電位
はバイポーラ・トランジスタ９５および定電流源９６か
らなるエミッタ・フすロア回路によりレベルシフトされ
Ｖａａバッド９７へ出ツノされる。このＶＦＳａバッド
９７へ出力されるリファレンス電位は通常−１，３■で
ある。 一方、第２のリファレンス電位ＶＢＥ１２は、２、〕■
に設定される。これは、たとえばリファレンス回路９４
が発生するリファレンス電位ｖＢ６をダイオード等のレ
ベルシフト手段を通すことにより発生される。 今、トランジスタ９８のベース・エミッタ間電圧をｖｉ
ｉＥとし、ダイオード９９の順方向電圧降下も同様ＶＢ
Ｅとすると、バイポーラ・トランジスタ１０３のベース
電位は−１，３■から２・ＶＢＥだけレベルシフトされ
た値となり、−２，９■程度となる。したがって、バイ
ポーラ・トランジスタ１０４かオン状態となり、電流１
３は抵抗１０１および１　Ｏ２とバイポーラ・トランジ
スタ１０４と、定電流源１０５を介して第２の電源電位
４８　（ＶＥ　Ｅ　）へ流れる。したがって、スルー信
号ＴＨは、トランジスタ１０４のコレクタ電位から２・
ＶＢＦだけレベルシフトされた値となり、その値は、 ＶｃＣ−（１３（Ｒ１＋Ｒ２）＋２・ＶａＦ）となり、
“Ｌ”となる。抵抗Ｒ１およびＲ２の抵抗値を適切な値
に設定することにより、内部クロック信号ＮＣＬＫＢお
よびＣＬＫＢの“Ｌ”レベルよりも低い電位にスルー信
号ＴＨＯ値を設定することができる。このスルー信号発
生回路１０９がリファレンス回路９４からのリファレン
ス電位を受ける場合、通常のチップ実装時においてはス
ルー信号ＴＨがＬ”であるため、この半導体集積回路は
ＳＴＲＡＭで動作することになり、ＳＴＲＡＭをテスト
するモードとなる。 また、アクセス・タイムを測定するための標準ＲＡＭと
して動作させるテストモードすなわちスルー信号ＴＨを
“Ｈ“とするためには、Ｖ８Ｂバッド９７へ外部から比
較的高い電位たとえば第１の電源電位ＶＣＣを印加する
。そのとき、バイポーラ・トランジスタ１０３のベース
電位はＶＣＣ−２・ＶＢＥとなり、約−１，６■程度と
なる。 したがって、バイポーラ争トランジスタ１０３がオン状
態となり、バイポーラ・トランジスタ１０４がオフ状態
となり、電流Ｉ３は抵抗１０１、バイポーラ・トランジ
スタ１０３および定電流源１０５を介して第２の電源電
位ＶＥＥへ流れる。このためスルー信号ＴＨの電位は、 Ｖｅｃ　　　（１３−Ｒ１，＋２−ＶＢＦ）となり“Ｈ
゛となる。ここで、バイポーラ・トランジスタ１０６お
よびダイオード１０７のベース−エミッタ間電圧をＶ［
ＩＥとした。抵抗Ｒ１の値を適切に設定することにより
、このスルー信号ＴＨの“Ｈ”のレベルを内部クロック
信号ＮＣＬＫＢおよびＣＬＫＢの“Ｈ”レベルよりも高
い電位に設定することができる。 Ｖａａバッド９７に第１の電源電位■。、を印加した場
合、バイポーラ・トランジスタ９５のエミッタ電位がＶ
ｃｃとなり、バイポーラトランジスタ９５のベース電位
（−１，３Ｖ十Ｖａ　Ｅ　−−０，５Ｖ）より高くなる
ため、バイポーラ・トランジスタ９５はカットオフ状態
となる。したがって、Ｖａａバッド９７へ第１の電源電
位Ｖ。Ｃを印加しても内部のリファレンス回路９４へこ
の電位が伝わることはない。 第６図はスルー信号ＴＨを発生するためのさらに他の構
成を示す図である。第６図において、スルー信号発生回
路は第４図に示すスルー信号発生回路と同一の構成を有
しているが、入カニミッタフォロアトランジスタ９８の
ベースはライト・イネーブル信号ＷＥを受けるパッド１
１３に接続される。このライト費イネーブル信号ＷＴか
伝達されるパッド１１３の出力はエミッタフォロアトラ
ンジスタ１１１を介してたとえば第１５図に示す入力デ
ータ保持回路８Ｃへ伝達される。この第６図においては
このライト・イネーブル信号を受ける回路は内部回路１
１０として示される。これは、ライト・イネーブル信号
がたとえば所望のレベルに変換された後保持回路８ｃへ
伝達される場合もあるためであり、単に内部回路１１０
として示す。 次に動作について説明する。 通常Ｗ１バッド１１３にはＥＣＬレベルの入力すなわち
“Ｈ“が−〇、９Ｖ、Ｌ′″が−１，７■の信号か人力
される。（またがって、バイポーラ・トラレジスタ１０
３のベース電位は一〇、９〜１または−１，，７Ｖから
２・ＶＢＥだけｌ、／ベルシフトされた値となり、−２
，５ｖまたは一′う、　　３Ｖ程度となる。バイポーラ
・トランジスタ１０４のベースに与えられる第２の基準
電位ＶＢ　Ｂ　２は、−２，１■てあり、ライト・イネ
ーブル信号’Ｑ、７”””Ｆニーの“Ｈ”および“Ｌｏ
いかんにかかわらずバイポーラ・トランジスタ１０４が
オン状態となるため、電流■３が抵抗１０１および］０
２、バイポ、−ラ・ト・ランジスタ１０４、および電源
電位］０５を介Ｌ−（流ｔする。したがって、スルー信
号ＴＨは“Ｌ”となり、その値は Ｖｃ　ｃ　　　（１３（Ｆｉ、１＋Ｒ２）→２・ＶＢＦ
）となる。ここで、バイポーラ・トランジスタコ０６お
よびダイオード１０７のベース−エミッタ間電圧を〜”
ＲＥとするとともにダイオード〕０７の順方向電圧時ド
をもバイポーラ・トランジスタのベースーゴミツタ間電
圧ＶＲＥ　と同一とした。し、たかって、抵抗１０］お
よび１０２の値を適切な値に設定？−ることにより、こ
のスルー信号ＴＨイ内部クロック信号Ｎ　ＣＬ　Ｋ　Ｂ
およびＣＬＫＢの“Ｌ”　し・・＼ルよりも低い電位に
設定することができる。このスルー信号発生回路１０９
の入力部がライト・・イネーブル信号Ｗ”−Ｅ−を受１
プるバッド１１３ｉこ接続されるため、通常モード時に
おいてはスルー信号ＴＨが“Ｌ“であるため１′、導体
集積回路はＳＴＲＡＭとして動作する。 また、アクセスタイムを測定するため半導体集積回路を
第１′３図に示す標準ＲＡ　Ｍの動作モードとするｌ二
めｊこは、スル−信号ＴＨを“Ｈ″と零る必要がある。 この場合、アクセスタイムの測定においてはライト・イ
ネ・〜プル伝号Ｗ１−は“Ｈ”に設定されるが、このと
きバット１コ３に外部から比較的高い電位たとえば第１
の電源電位ＶＣＣを印加する。このとき、バイポーラ・
トランジスタ１０３のベース電位はＶ’ｃｃ２・ＶＢＦ
となり約−１，６Ｖ程度とムる。したかって、トランジ
スタ］０３かオン状態、バイポーラ・トランジスタ］０
４がオフ状態となり、電流１３は抵抗１０１、バイポー
ラ・トランジスタ１０３および定電流源］０５を介して
流れるため、スルー信号ＴＨの電位は、 ■ｅ　ｅ　　　（１３・Ｒ１＋２　・Ｖ　Ｂ　Ｅ　）と
なり、“Ｈ”レベルとなる。したかって、抵抗値Ｒ］の
値を適切な値に設定することにより内部クロック信号Ｎ
ＣＬＫＢおよびＣＬＫＢの“Ｈ“レベルよりもスルー信
号ＴＨの電位を高い電位に設定することかでき、半導体
集積回路を標準ＲＡｈ４で動作させることができる。 このデータ読出し時においてう・イト・イネーブル信号
Ｗ１バッド１１３に電位Ｖ。Ｃを印加することによる内
部回路１〕０への影響は、バイポーラ・トランジスタ１
〕１のエミッタ電位か−１、。 ７Ｖから−０，８Ｖヘレベルシフトするだけであり、内
部回路１１０における信号入力部の基１１：電位を調整
するなど、その回路定数を最適化すれば特に問題はない
。ここで内部回路１１０の信号入力部は第１図に示すよ
うな回路構成を有しており、その人力部はＥＣＬ回路を
備えており、トランジスタ１１コのエミッタ出力を直接
入力ＥＣ１，回路に受ける場合、その基準電位ＶＢＥＩ
の値を内部ライト・イネーブル信号の“Ｌ”と“Ｈ“の
中間鏡となるように調整すれば特に問題は生じない。こ
の構成により、たとえ基準電位ＶＢａバッドかパッケー
ジの端子として設けられていない半導体集積回路であっ
ても、半導体集積回路の動作モードの切換えを実行する
ことができる。 第７図はスルー信号ＴＨを発生するためのさらに他の回
路構成を示す図である。この第７図に示す回路構成にお
いては、スルー信号発生回路１０９′は、チップセレク
ト信号Ｕ−”’Ｈに応答してスルー信号ＴＨを発生する
。このスルー信号発生回路１０９′は、チップセレクト
信号Ｃ】−が伝達されるバッド１１４の入力をＥＣＬ回
路で受けて基準電位ｖａｌｌ：　と比較する構成が第６
図および第５図に示すスルー信号発生回路と異なってい
る。すなわら、スルー信号発生回路１０９′は、パイボ
ラ争トランジスタ１０３および１０４からなる入力ＥＣ
Ｌ回路と、入力ＥＣＬ回路出力をエミッタフ４０ア態様
で受はレベルシフトして出力する回路部とを備える。人
力ＥＣＬ回路は、バッド１１４の電位をそのベースに受
けるバイポーラ、１、ランジスタ］０３と、第２の基準
電位ｖ８，２をそのベースに受けるバイポーラ・トラン
ジスタ］０４と、トランジスタ］０３のコレクタを第１
の電源電位４７に接続する抵抗１０１，１．０２とを含
む。トランジスタ１０４のコｌノクタは抵抗１０１を介
１．て第１の電源電位Ｖｃｃ　（４７）に接続れさる。 エミッタフォロア用のｎ　ｐ　ｎバイポーラ−トランジ
スタ１０６はそのベースにバイポーラ・トランジスタ１
０３のコレクタが接続され、そのエミッタかダイオ−ド
１０７を介して出カッ−ドに接続される。 バット１１４の電位はエミッタフォロア態様で動作する
ｎ　ｐ　ｎバイポーラ・トランジスタ１．１０を介して
内部回路１１０′へ伝達される。この内部回路１１０′
は第１５図に示す入力データ保持回路８ｄに対応する。 トランジスタ１１１のエミッタは定電流源１１２を介し
て第２の電源電位４８　（ＶＥ　Ｅ　）に接続される。 次に動作について説明する。 第２の基準電位ｖｆＶＢ　２は−２，１■に設定される
。通常バッド１１４へ、Ｌｊスられるチップ・セレクト
信号Ｃ８は“Ｈ”が−０，９Ｖ、　　“Ｒ２が１．７■
のＥＣＬレベルである。この回路構成においては、チッ
プ・セレクト信号Ｃ８の“Ｌ”および“Ｈ″にかかわず
トランジスタ１．０　ニーｉがオン状態となり、電流Ｉ
３は、抵抗１０１，１０２およびバイポーラ・トランジ
スタ１０３、および定電流源］０５を介しで流れる。し
たがって、スルー信号Ｔ’Ｈは“Ｌ”レベルとなり、そ
の値は、Ｖｃｃ　　　　　（１３・　（Ｒコ　→　Ｒ２
）　　＋２　　・　Ｖ　８　Ｅ　）となる。ここで、バ
イポーラ・トランジスタ１０６およびダイオード１０７
のベース−エミッタ間電圧はＶ［ＩＥであるとする。ま
たダイオード１０７はバイポーラ・トランジスタのベー
ス−エミッタ電圧と同じ順方向電圧降１を生じさせるも
のとした。抵抗１０１および１０２の抵抗ＩＲＩおよび
Ｒ２の値を適当な値に設定することにより、このスルー
信号ＴＨの“Ｌ”のレベルを内部クロック信号ＮＣＬＫ
ＢおよびＣＬＫＢの“Ｌ”レベルよりも低い値に設定す
ることができる。したがって、通常モードにおいては、
スルー信号ＴＨは“Ｌ“であるため、半導体集積回路は
ＳＴＲＡＭとして動作するモードとなる。 また標準ＲＡＭ回路部分におけるアクセスタイムを測定
するための第１３図に示す標準ＲＡＭ動作モードにおい
ては、スルー信号ＴＨを“Ｈ″とする必要があるが、こ
の場合チップ・セレクト信号Ｃｇが与えられるバッド１
１４へ外部から比較的低い電位たとえばＶＥＥを与える
。このとき、バイポーラ・トランジスタ１０３．のベー
ス電位は第２の電源電位ＶＥＥとなる。この第２の電源
電位ＶＥＥのレベルは第２の基準電位Ｖ８Ｂ　？よりも
十分に低い値であり、バイポーラ・トランジスタ１０３
かオフ状態、バイポーラ・トランジスタ１０４がオン状
態となり、電流１３は抵抗１０１およびバイポーラ・ト
ランジスタ１０４および定電流源］０５を介して流れる
ため、スルー信号ＴＨの電位は、 Ｖｅｅ　−（１３−Ｒ１＋２−Ｖ６Ｅ）で与えられ、“
Ｈ“　レベルとなる。したがって、抵抗１０１の抵抗値
Ｒ〕の値を適当な値に設定すれば、内部クロック信号Ｎ
ＣＬＫＢおよびＣＬＫＢのＨ°よりも高い電位にスルー
信号ＴＨの“Ｈ“の電位を設定することができ、半導体
集積回路を標準ＲＡＭで動作させることができる。 バッド１１４に第２の電源電位ＶＥＥを印加することに
よる影響として、バイポーラ・トランジスタ１１１のベ
ース電位が第２の電源電位ＶＥＥとなるため、バイポー
ラ・トランジスタ１１１はカットオフ状態となり、内部
回路１１０′へは定電流源１１２の機能により“Ｌｏの
信号が入力される。通常チップが選択されている場合に
はチップ・セレクト信号ＣＳは“Ｌ″レベルあるため、
バッド］］４に電位ＶＥＥを印加することによる、内部
回路１１０′への影響はない。このようにして、専用の
ビン端子が半導体集積回路パッケージの外部端子として
設けられていない場合であっても半導体集積回路の動作
モードの切換えを実行することカミできる。 上述の入力データ保持回路および出力データ保持回路お
よびスルー信号発生回路はすべてＥＣＬ回路を用いて発
生されていた。しかしながら、これらの入力データ保持
回路および出力データ保持回路ならびにスルー信号発生
回路をずべてＢｉＣＭＯ８回路で構成することも可能で
ある。 第８図はこの発明のさらに他の実施例である半導体集積
回路における入力データ保持回路構成の一例を示す図で
ある。第８図に示す入力データ保持回路８′は、入力マ
スタ回路１３３およびスレーブ回路１３４を含む。 入力マスク回路１３３は、第１図に示す回路構成と異な
り、モード切換え用ＥＣＬｌ路（トランジスタ２０およ
び２８から構成される）の定電流源がスルー信号ＴＨＭ
により動作制御されるＣＭＯ５，（相補絶縁ゲート型電
界効果）トランジスタにより構成されており、かつスル
ー信号ＴＨＭｌ：応答してモード切換え回路の動作を制
御するためにＭＯＳ）−ランジスタが設けられている。 入力マスク回路１３３は、バイポーラ・トランジスタ１
８および１９からなる入力ＥＣＬ回路と、バイポーラ・
トランジスタ２６および２７からなるラッチＥＣＬ回路
と、バイポーラ・トランジスタ２０および２８で構成さ
れるモード切換えＥＣＬ回路とバイポーラ・トランジス
タ２２．２３およびダイオード２４．２５ならびに定電
流源２９および３０からなるエミッタフォロア回路と、
ＮチャネルＭＯＳトランジスタ１１５，１．１６．１１
７．１１８，１１９および〕２２とＰチャネルＭＯＳト
ランジスタ１２０，１．２１とＣＭＯＳインバータ１２
３からなる電流源切換え回路とを含む。 電流源切換え回路は、ＭＯＳレベルのスルー信号ＴＨＭ
を反転するＣＭＯＳインバータ１２３と、インバータ１
２３出力とＭＯＳレベルのスルー信号ＴＨＭとに応答し
て第３の基準電位ＶＣ５２をＭＯＳ）ランジスタ１１６
のゲートへ伝達するトランスミッションゲート（ＭＯＳ
）ランジスタ１２１．１２２）と、同様にスルー信号Ｔ
ＨＭとインバータ１２３出力に応答して基準電位ＶＣＳ
２をＭＯＳトランジスタ１１５のゲートへ伝達するトラ
ンスミッションゲート（トランジスタ１１９゜１２０）
と、スルー信号ＴＨＭに応答しＭＯＳ）ランジスタ１１
５のゲート電位を第２の電源電位ＶＥＥ４８へ接続する
ＭＯＳ）ランジスタ１１８と、インバータ１２３出力に
応答してＭＯＳトランジスタ１１６のゲート電位を第２
の電源電位４８　（ＶＥ　Ｅ　）へ接続するＭＯＳ）ラ
ンジスタ１１７とを含む。 ＮＭＯＳ）ランジスタ１１５はそのゲート電位を通して
バイポーラ・トランジスタ２ｏのコレクタ電位を第２の
電源電位４８へ接続する。ＮＭＯＳトランジスタ１１６
はそのゲート電位に応じて人力モード切換え回路のエミ
ッタ出力を第２の電源電位４８　（ＶＥ　Ｅ　）に接続
する。 入カスレープ回路１３４も人力マスク回路〕３３と同様
の回路構成を有しており、バイポーラ・トランジスタ３
３．３４からなる入力ＥＣＬ回路と、バイポーラ・トラ
ンジスタ４１．４２からなるラッチＥＣＬ回路と、バイ
ポーラ・トランジスタ３５．４３からなるモード切換え
ＥＣＬ回路と、バイポーラ・トランジスタ３７．３８と
ダイオード３９．４０とダイオード３９．４０と定電流
源４４．４５からなるエミッタフォロア回路と、ＮＭＯ
Ｓトランジスタ１２４，１２５，１．２６，１２７．１
２８，１３１とＰＭｏｓＭＯＳトランジスタ１２９０と
ＣＭＯＳインバータ１３２からなる電流源切換え回路を
備える。 ＰＭＯＳトランジスタ１３０とＮＭＯＳ）ランジスタ１
３１とはトランジスタミッションゲートを構成し、スル
ー信号ＴＨＭとインバータ１３２出力に応答して基準電
位ＶＣ５２をＮＭＯＳトランジスタ１２５のゲートへ伝
達する。ＮＭＯＳ）ランジスタ１２５はそのゲート電位
に応じてモード切換えＥＣＬ回路のエミッタ出方を第２
の電源電位４８　（ＶＥ　Ｅ　）に接続する。 ＮＭＯＳトランジスタ１２８とＰＭＯ３）ランジスタ１
２９はトランスミッションゲートを構成し、スルー信号
ＴＨＭとインバータ１３２出力に応答して基準電位ＶＣ
８２をＮＭＯＳトランジスタ１２４のゲートへ伝達する
。ＮＭＯＳトランジスタ１２４はそのゲート電位に応じ
てバイポーラ中トランジスタ３５のコレクタを第２の電
源電位４８　（ＶＥ　Ｅ　）に接続する。ＮＭＯＳトラ
ンジスタ１２６はインバータ１３２出力に応答してオン
状態となり、トランジスタ１２５のゲートを第２の電源
電位４８　（ＶＥ　Ｅ　）に接続する。ＮＭＯＳトラン
ジスタ１２７はスルー信号ＴＨＭに応答してオン状態と
なり、ＮＭＯ５）ランジスタ］２４のゲートを第２の電
源電位４８　（ＶＥ　Ｅ　）に接続する。 基準電位ＶＣ５２はＮＭＯＳトランジスタを二極管領域
または不飽和領域で動作させ、そこを流れる電流をゲー
ト電位に応じた値に設定するレベルの電位である。スル
ー信号ＴＨＭはＭＯＳ）−ランジスタを飽和領域で動作
させる電位レベルである。次に動作について説明する。 第８図においてスルー信号ＴＨＭがＭＯＳレベルの“Ｈ
“レベルの場合、入力マスク回路１３３においては、Ｃ
ＭＯＳインバータ１２３の出力がＭＯＳレベルのＬ“と
なる。これにより、ＮＭＯＳ）ランジスタ１１８および
ＰＭＯＳトランジスタ１２１がオン状態、ＮＭＯ５）ラ
ンジスタ１１７．１１９とＰＭＯＳトランジスタ１２０
がオフ状態となる。ＮＭＯＳトランジスタ１１５のゲー
ト電位はＮＭＯＳ）ランジスタ１１８を介して第２の電
源電位４８（ＶＥＦ）に接続されオフ状態となり、一方
定電流源用トランジスタ１］６はオン状態のＰＭＯＳト
ランジスタ１２〕を介して基準電位ＶＣ８２がそのゲー
トに与えられオン状態となる。この場合は第１７図で説
明したのと同様にモード切換えＥＣＬ回路（トランジス
タ２０゜２８）によるクロック信号に応じたラッチ状態
およびスルー状態が実現されるため、半導体集積回路は
ＳＴＲＡＭと同様の動作を実行することになる。 スルー信号ＴＨＭがＭＯＳレベルの′Ｌ１の場合、入力
マスク回路１３３においては、ＣＭＯＳインバータ１２
３の出力が“Ｈ”となり、ＮＭＯＳトランジスタ１１．
８，１．２２およびＰＭＯＳトランジスタ１２］がオフ
状態、ＮＭＯＳトランジスタ１１７，１１９がオン状態
となりかつＰＭＯＳトランジスタ１２０がオン状態とな
る。これにより定電流源用トランジスタ１１６はそのゲ
ート電位が第２の電源電位ＶＥＥ　レベルとなりオフ状
態、一方定電流源用トランジスタ１１５はそのゲート電
位が基準電位ＶＣＳ２となりオン状態となる。この場合
モード切換えＥＣＬ回路の定電流源となるトランジスタ
１１６がオフ状態となっているため、外部クロック信号
ＣＬＫの“Ｈ゛および“Ｌ”にかかわらずバイポーラ・
トランジスタ１８および１９からなる入力ＥＣＬ回路が
入力信号ＩＮに応じたスイッチング動作を実行するため
、スルー状態となり、標準ＲＡＭ動作モードと同一モー
ドとなる。 また同様に入カスレープ回路１３４においても、スルー
・信号ＴＨＭかＭＯＳレベルの＃Ｈ”の場合、ＣＭＯＳ
インバータ］３２の出力が“Ｌｌとなり、ＮＭＯＳ）ラ
ンジスタ１２７，１３１およびＰＭＯＳトランジスタ１
３０がオン状態、ＮＭＯＳ）ランジスタ１２６，１２７
およびＰＭｏｓトランジスタ１２９がオフ状態となる。 これにより定電流源用トランジスタ１２４はオフ状態、
定電流源用トランジスタ１２５は基準電位ＶＣ９２がゲ
ート電圧となりオン状態となる。この状態は第１７図で
説明したＳＴＲＡＭの動作と同様の動作モードとなるた
め、半導体集積回路はＳＴＲＡＭで動作することになる
。 またスルー信号ＴＨＭが“Ｌｏの場合入カスレープ回路
１３４においては１．ＣＭＯＳインバータ１３２の出力
が“Ｈ“となり、ＮＭＯ５）ランジスタ１．２７，１３
１およびＰＭＯ８）ランジスタ１３０がオフ状態、ＮＭ
ＯＳ）ランジスタ１２６．１２８およびＰＭＯ８）ラン
ジスタ１２９がオン状態となり、定電流源用トランジス
タ１２５はオフ状態、定電流源用トランジスタ１２４は
基準電位ＶＣ８２がゲート電圧となりオン状態となる。 この状態においては、内部クロック信号ＮＣＬＫＢおよ
びＣＬＫＢに応じて動作するモード切換えＥＣＬ回路の
定電流源用トランジスタ１２５はオフ状態となっている
ため、外部クロック信号ＣＬＫの“Ｈ”および“Ｌ”に
かかわらずバイポーラ・トランジスタ３３．３４からな
る入力ＥＣＬ回路はオン状態のトランジスタ１２４によ
りその入力信号に応じたスイッチング動作をするため標
準ＲＡＭの動作モードとなる。 したがって、スルー信号ＴＨＭが“Ｈ”の場合には、第
１６図に示す期間Ａの場合には入力マスク回路１３３が
ラッチ状態、入カスレープ回路１３４がスルー状態とな
り、一方性部クロック信号ＣＬＫが“Ｌ”の期間（第１
６図の期間Ｂ）においては入力マスク回路１３３がスル
ー状態、入カスレープ回路１３４がラッチ状態となり、
半導体集積回路はＳＴＲＡＭの動作モードとなる。 一方、スルー信号ＴＨＭかＬ“の場合には、外部クロッ
ク信号ＣＬＫのレベルにかかわらす入力マスタ回路１３
３および入カスレープ回路１３４はスルー状態となり、
半導体集積回路は標準ＲＡＭの動作モードとなる。 第９図は出力データ保持回路の他の構成例を示す図であ
る。第９図に示す出力データ保持回路１１′は、第８図
に示１人カデータ保持回路と同一の構成を有しており、
ｌＪｉに出力マスタ回路１５３の入力ＥＣＬ回路へ与え
られる信号がセンスアンプからの相補データＤＡＴＡお
よびｂ−に↑−■となっている点が異なっているだけで
ある。し７たがって、単にトランジスタに付されている
参照番号が第８図におけるものと異なっているだけであ
るため、この回路構成および構成要素については特に説
明しない。 この第９図に示す出力データ保持回路］コ′の動作は第
８図に示す入力データ保持回路８′と全く同様であり、
ＭＯＳレベルのスルー信号ＴＨＭが“Ｌｏの場合には外
部クロック信号ＣＬＫにかかわらず出力マスク回路コ５
［３および出カスレープ回路１５４はスルー状態となり
、半導体集積回路は標準Ｒ，Ａ　Ｍの動作モードとなる
。一方スルー信号ｒｉｉＭがＭ、ＯＳレベルの′Ｈ“の
場合には、外部クロック信号ＣＬＫが“Ｈ”の期間は出
力マスク回路１５３がラッチ状態、出カスレープ回路が
スルー状態となり、一方性部クロック信号ＣＬＫが“Ｌ
ｏの場合には出力マスク回路１５３はスルー状態、出カ
スレープ回路］５４がラッチ状態となり、半導体集積回
路はＳＴＲＡＭの動作モードとなる。 したがって、このようなりｉＣＭＯ３構成の入出力デー
タ保持回路を用いても、半導体集積回路を標準ＲＡＭま
たはＳＴＲＡＭとして動作させることが可能となり、チ
ップ内部におけるアクセスタイムのチエツクまたはメモ
リ・セルの動作確認を実行したい場合などにおいては、
スルー信号ＴＨＭを“Ｌｏとすることにより半導体集積
回路を標準ＲＡＭとして動作させ、この半導体集積回路
がＳＴＲＡＭとして動作しているかを確認する場合には
スルー信号ＴＨＭを“Ｈ”へ設定し動作させる。 次にスルー信号ＴＨＭの発生方法について説明する。こ
の場合、ＥＣＬ回路構成の場合と同様、半導体集積回路
のパッケージの外部ビンに接続されていないパッドを介
してスルー信号ＴＨＭを与える方法と、パッケージの外
部ビンに接続されＣいる基準電位パッドまたは制御信号
端子ＷＥ、Ｃ「の電位レベルを制御することによりチッ
プ内部でスルー信号Ｔ）ＩＭを発生される力身人とがあ
る。 第１０図は外部ビンに接続されたリファレンス電位パッ
ド９７の電圧レベルを制御することによりチップ内部で
スルー信号ＴＨＭを発生するための回路構成を示す図で
ある。第１０図において、スルー信号発生回路１６１は
、ＶＢＢバッド９７電圧を受ける入カニミツタフ４−ロ
ア回路と、このエミッタフォロア回路出力と基準電位Ｖ
ａＢ２と比較する比較ＥＣＬ回路と、この比較ＥＣＬＭ
路出力に応じてスルー信号ＴＨＭを発生ずるＴＩＩＭ発
生回路とを含む。 入カニミッタフォロア回路は、そのベースに■８Ｂパッ
ド電圧を受ける＋１　ｐ　ｎバイポーラ・トランジスタ
９８と、バイポーラ・トランジスタ９８のエミッタ電圧
をレベルシフトして出力するレベルシフト用ダイオード
９９と、定電流源１００とを備える。 比較ＥＣＬ回路部分は、レベルシフトダイオード９９の
カソード電位と第２の基準電位ＶＢａｚとを比較するエ
ミッタ結合されたバイポーラ・トランジスタ１０３およ
び］０４と、バイポーラ。 トランジスタ１０３および］０４の共通のエミッタに接
続されるデータ１０５と、バイポーラ、トランジスタ１
０３および１０４のコレクタをそれぞれ第１の電源電位
４７（Ｖｃｃ）に接続する抵抗１５５，１５６を含む。 ＴＨＭ発生回路部分は、バイポーラ・トランジスタ１０
３のコレクタ電位をそのゲートに受ｌプるＰＭＯＳＭＯ
Ｓトランジスタ１６０イポーラトランジスタ１０４のコ
レクタ電位をそのゲートに受けるＰＭＯＳトランジスタ
１５８と、カレントミラー回路を構成するＮＭＯＳＭＯ
Ｓトランジスタ１６００を含む。ＮＭＯ９）ランジスタ
］５９のゲートとドレインか互いに接続される。ＰＭＯ
Ｓトランジスタ１５８とＮＭＯＳ１６Ｏの接続点からス
ルー信号ＴＨＭが発生される。 Ｖａａバッド９７へは、第４図に示す場合と同様リファ
レンス回路９４からの基準電圧がエミッタフォロアトラ
ンジスタ９５を介して伝達される。 次に動作について説明する。 リファレンス回路９４で発生されたリファレンス電位は
、バイポーラ・トランジスタ９５と定電流源９０とで構
成されるエミッタフォロア回路によりレベルシフトされ
た後ＶＥＩＢバッド９７へ出力される。通常、Ｖａａバ
ッド９７へ出力されるリファレンス電位は−１，３Ｖで
ある。このＶＦＳｂパッド９７へ伝達された−１，３■
のリファレンス電位は２・■ＩＩＶＥレベルだけバイポ
ーラ・トランジスタ９８およびダイオード９９によりレ
ベルシフトを受はバイポーラ争トランジスタ１０３のベ
ースへ伝達される。第２の電源電位ｖ、　Ｂ　２は約−
２，１ｖに設定されている。この場合、バイポーラ・ト
ランジスタのベース電位は、−、ｉ、。 ３Ｖから２・ＶｅＳＥだけレベルシフトされて−２゜９
ｖ程度となる。したがって、バイポーラ・トランジスタ
１０４がオン状態となり、電流■３は抵抗１５６、バイ
ポーラ・トランジスタ１０４および定電流源１０５を介
して流れる。したがって、ＰＭＯ５）ランジスタ１５８
のゲート電圧が、Ｖｏ、−１３’Ｒとなり、ＰＭＯＳト
ランジスタ１５８がオン状態、一方ＰＭＯＳトランジス
タ１１７はオフ状態となる。このＭＯ３ｈラントランジ
スタ７，１５８．１５９および１６０１；ｉｃＭＯＳカ
レントミラー回路を構成しており、ＭＯＳトランジスタ
１６０および１５９には同一の電流が流れる。したがっ
て、この場合ＭＯＳトランジスタ１６０には電流はほと
んど流れず、スルー信号ＴＨＭＩ；！ＰＭＯＳトランジ
スタ１５８を介して充電され、ＭＯＳレベルの“Ｈ＃ど
なる。したがって、ｖａＢバッド９７から電圧を受ける
通常モードにおいては、半導体集積回路はＳＴＲＡＭと
して動作するモードとなる。 またアクセスタイムを測定するためにこの半導体集積回
路を標準ＲＡＭで動作させる場合には、Ｖａａバッド９
７へ外部から比較的高い電圧たとえばＶＣＣを印加する
。このとき、バイポーラトランジスタ１０３のベース電
位はＶ６．−２・ＶＢＥとなり、約−１，６ｖ程度とな
る。［またがって、バイポーラ・トランジスタ１０３が
オン状態、バイポーラトランジスタ１０４がオフ状態と
なり、電流■３は抵抗１０１．バイポーラ・トランジス
タ１０３および定電流源１０５を介して流れ、ＰＭＯＳ
トランジスタ１５７かオン状態、ＰＭＯＳトランジスタ
１５８がオフ状態となる。したがって、スルー信号ＴＨ
Ｍはトランジスタ１６０を介して放電され、ＭＯＳレベ
ルの“Ｌ”となる。したがって、Ｖ［ＩＢバッド９７に
電位ｖｅｃを印加した場合にはスルー信号Ｔ　ＨＭが“
Ｌ“となり、第８図および第９図に示す回路構成より、
半導体集積回路は標準ＲＡＭと同一の動作モードとなる
。 また、このＶ６［ｉパッドに電位ＶＣＣを印加した場合
、バイポーラ・トランジスタ９５のエミッタ電位はｖｅ
ｃとなり、第４図に示す回路構成と同様バイポーラ・ト
ランジスタ９５はカットオフ状ａとなり、Ｖａａバッド
９７へ電位ＶＣＣを印加した影響が内部のリファレンス
回路９４へ伝達されることを防止することができる。 第１１図はさらに他のスルー信号ＴＨＭを発生するため
の回路構成を示す図である。第１１図においては、第１
０図に示すスルー信号発生回路と同一の回路構成が用い
られているが、このスルー信号発生回路１６１はライト
・イネーブル信号Ｗ１が与えられる″Ｗ１バッド１３３
の電位に応答し５て動作する。この第１１図に示すスル
ー信号発生回路〕６〕の構成および動作は第１０図に示
すスルー信号発生回路と全く同様である。次に簡単に動
作について説明する。 通常バッド１１３には、ＥＣＬレベルの入力すなわち’
Ｈ−が−０，９Ｖ、−Ｌ／”が−１，７ｖの信号が伝達
される。したかって、バイポーラ・トランジスタ１０３
のベース電位は−０，９Ｖまたは＝１．７Ｖから２・ｖ
ｉｉｃ　レベルだけシフトされた値となり、マイナス２
．５Ｖまたは−３゜３ｖ程度となる。一方基準電位ｖＢ
［１２は−２゜１ｖであり、バイポーラトランジスタ］
０４かこのライト・イネーブル信号ＷＥにかかわらすオ
ン状態となるため、電流１　’３は抵抗１５６、バイポ
ーラ・トランジスタ１０４および定電流源］（］５を流
れる。したがって、この場合ＰＭＯ３Ｉ−ランジスタ１
５８がオン状態となり、スルー信号ＴＨＭはＭＯＳレベ
ルの“Ｈ′となる。 この場合は半導体集積回路がＳＴＲＡＭの動作モードと
なるが、標準ＲＡＭで動作されるモードにおいてはバッ
ド１１３に回路から比較的高い電位たとえば電位ＶＣＣ
を印加する。このときバイポーラ・トランジスタ１０３
ベース電位はｖｃｃ２・ＶａＥとなり、約−１，６ｖ程
度となる。 したかってバイポーラ・トランジスタ１０３がオン状態
、バイポーラ・トランジスタ］０４かオフ状態となり、
電流Ｉ３は抵抗１５５．バイポーラ・トランジスタ１０
３および定電流源１０５を介して流れ、ＰＭＯＳ）ラン
ジスタ１５７がオン状態、ＰＭＯＳ）ランジスタ１−５
８がオフ状態となり、ＮＭＯＳトランジスタ１．６０が
オン状態となる。したがってスルー信号ＴＨＭの電位が
ＭＯＳレベルの“Ｌ“となる。すなわち、バッド１１３
に電位ＶＣＣを印加すればスルー信号ＴＨＭは“Ｌ“と
なり、半導体集積回路が標準ＲＡＭの動作モードとなる
。 またデータ読出し時においてバッド１１３に電位ＶＣＣ
を印加することによる内部回路１１０への影響は、バイ
ポーラ・トランジスタ１１１のエミッタ電位が−１，７
ｖから０．８Ｖにレベルシフトするだけであり、内部回
路１１０′の回路定数（たとえば基準電位）を最適化す
れば問題はない。 第１２図にスルー信号発生回路のさらに他の構成例を示
す。この第１２図に示すスルー信号発生回路１６１′は
チップセレクト信号Ｃ１を受けるバッド１１４の電位に
応答してスルー信号を発生する。第１２図において、ス
ルー信号発生回路１６１′は、入力レベルシフト用のエ
ミッタフォロア回路が設けられていないことと、ＣＭＯ
Ｓカレントミラー型回路の人力が第１０図に示すスルー
信号発生回路］６〕のそれと反対になっていることを除
いて同一である。すなわち、バイポーラ・トランジスタ
１０３はそのベースにＣ１−バツドコ１４の電位を受け
、そのコレクタ電位をＰＭＯＳトランジスタ〕５８のゲ
ートへ伝達する。バイポーラ・トランジスタ１．０４は
そのベースに第２の基準電位Ｖａａ□を受け、そのコレ
クタ電位をＰＭＯＩ−ランジスタ１５７のゲートへ伝達
する。 この■バッド１］４から内部回路１１０′への伝達経路
は第７図に示すものと同様であるためその詳細な説明は
省略する。 次に動作について簡単に説明する。通常、バッド１１４
へ与えられるチップ・セレクト信号で一≦としてはＥＣ
Ｌレベルであり、その“Ｈ′は−０゜９■、′Ｌ″が−
１，７■である。したがって、基準電位ｖＢａ　２は−
２，１■であるため、通常時においてはバイポーラ・ト
ランジスタ１０３かオン状態となるため、電流１３が抵
抗〕５５およびバイポーラ・トランジスタならびに定電
流源１０５を介して流れる。したがって、ＰＭＯＳ）う
ンジスタ１５８がオン状態となり、スルー信号ＴＨＭが
ＭＯＳレベルの“Ｈ゛となる。これにより半導体集積回
路はＳＴＲＡＭの動作モードとなる。 またこの半導体集積回路におけるアクセスタイムを測定
するためには、スルー信号ＴＨＭを“Ｌ′にする必要が
ある。この場合バッド１１４に外部から比較的低レベル
の電位、たとえば第２の電源電位ＶＥＥを与える。この
とき、バイポーラ・トランジスタ１０３のベース電位が
ＶＥＥとなる。 したがってバイポーラ・トランジスタ１０３がオフ状態
、バイポーラ・トランジスタ１０４がオン状態となり、
電流１３は抵抗〕５６、バイポーラ・トランジスタ１０
４および定電流源１００を介して流れ、ＰＭＯ８）ラン
ジスタ１５７およびＮＭＯＳトランジスタ１６０がオン
状態、ＰＭＯＳトランジスタ１５８かオフ状態となり、
スルー信号ＴＨＭはＭＯＳレベルの“Ｌ“となる。これ
により、半導体集積回路は標準ＲＡＭで動作するモード
となる。 またバッド１］４へ電位ＶＥＥを印加することによる内
部回路１１０′の影響は第７図を参照して説明した場合
と同様であり、バイポーラ・トランジスタ１１１がカッ
トオフ状態となるため、何ら内部回路１１０′への悪影
響は生じることはない。 なお、第１０図、第１１図および第１２図において、ス
ルー信号発生回路１６１および１６１′のＥＣＬレベル
からＭＯＳレベルへのレベル変換回路をＣＭＯＳカレン
トミラー回路を用いて構成したが、このレベル変換回路
はこれに限定されずＥＣＬレベルをＭＯＳレベルに変換
する回路であればどのような回路であってもよい。 さらに上記実施例においては、半導体集積回路はレジス
タ型のＳＴＲＡＭについて説明したが、その入力部かた
とえばｐ型フリッププロップまたは１段のＤラッチのよ
うにクロック信号のエツジによりトリガされてラッチお
よび出力を行なうような入出力データ保持回路を有する
ラッチ型ＳＴＲＡＭであっても上記実施例と同様の効果
を得ることができる。 さらに、上記実施例においては半導体集積回路に含まれ
る標準ＲＡＭとしてＥＣＬＲＡＭを一例として挙げたが
、この記憶回路部分は、それに限定されず、Ｂ１ＣＭＯ
Ｓ構成のメモリであってもまたＴＬＬレベルのバイポー
ラＲＡＭであってもその内部にレベル変換回路を内蔵す
る回路であれば上記実施例と同様の効果を得ることがで
きる。 すなわち、メモリがＢ１ＣＭＯＳ回路で構成されており
、メモリ・セルがＭＯＳトランジスタの場合、このＥＣ
ＬレベルをＭＯＳレベルに変換するレベル変換回路を設
ければ上記実施例と同様の効果を得ることができる。 さらに、上記実施例においては、半導体集積回路は内部
機能回路として半導体記憶装置を有している場合を一例
として説明したが、この内部機能回路は半導体記憶装置
に限定されず、一般の所望の論理動作を行なう論理回路
等であっても上記実施例と同様の効果を得ることができ
る。 また、上記実施例においては、特に、半導体集積回路に
おけるＳＴＲＡＭと標準ＲＡＭとの動作モードを切換え
、そのテスト時における不良解析の容易性を問題とした
が、この場合、スルー信号を用いれば、半導体集積回路
をＳＴＲＡＭとしてもまた標準ＲＡＭとしても動作させ
ることができるため、特にテストモード切換え用信号と
してスルー信号を用いる必要がなく、単に半導体集積回
路の機能動作を規定する信号として用いることができる
。この場合、同一のチップ構成で制御信号のみで２つの
機能を実現する半導体集積回路を得ることができる。す
なわち、このスルー信号を機能制御信号として用いるこ
とにより同一のチップ構成の半導体集積回路を同期型半
導体集積回路としても、いわゆる非同期型（外部クロッ
クに同期しない動作を実行する）半導体集積回路として
も用いることができる。 ［発明の効果］ 以上のようにこの発明によれば、クロック信号に応答し
て入力信号をラッチし出力する入出力データ保持回路と
、この入出力データ出力に応答して所定の機能を実行す
る内部機能回路と、内部機能回路出力をクロック伝号に
応答し、てラッチ１１力する出力データ保持回路と、機
能モー　ド指示信号に応答（２て入出力データ保持回路
のラッチ機能を不能動化（２スルー状態とする機能設定
回路Ｊを設けたので、同一の半導体集積回路等同期動作
させることも非同期動作させることも可能となる。 また、内部機能回路がＲＡＭである場合、この半導体集
積回路を機能モード指示信号により標準ＲＡＭとしても
またＳ　Ｔ　ＲＡ、　Ｍとしても動作さぜることがｉｉ
ｙ能となる。 さらにこの半導体集積回路を機能モー　ド切換入信号に
より標準ＲＡＭまはたＳＴＲＡＭとり、で動作させるこ
とにより、半導体集積回路の不良解析か容易となるとと
もに、サイクルタイムを変更することなくアクセスタイ
ムを容易に知ることが゛こきる。

【図面の簡単な説明】

第１図はこの発明の一実施例である３１テ導体集積回路
に用いられる入力データ保持回路の具体的構成の一例を
示す図である。第２図はこの発明の一実施例である半導
体集積回路においで用いられる出力データ保持回路の具
体的構成の一例を示づ図である。第３図はこの発明によ
る半導体集積回路におけるスルー信号の発生回路の一例
を示す図である。第４図は第２のスルー信号発生回路お
よびその周辺回路を示す図である。第５図はごの半導体
集積回路のバラゲージ実装時における外部ビン配置の一
例を示す図である。第６図はスルー信号゛発生回路の第
３の実施例およびその周辺回路の構成を示す図である。 第７図はスルー信号発生回路の第４の実施例およびその
周辺回路の構成を小ず図である。第８図はこの発明によ
る入力データ保持回路の他の構成を示す図である。第９
図はこの発明による出力データ保持回路の他の構成例を
示す図である。第１〔〕図は第８図および第９図に示す
入出力データ保持回路に対するスルー信号を発生するた
めの回路構成を示す図である。第１１図はＭＯＳレベル
のスルー信号を発生ずるための第２の実施例の構成を示
す図である。第１２図はＭＯＳレベルのスルー信号を発
生するための第３の実施例の構成を示す図である。第１
３図は従来の標準ＲＡＭの構成の一例を示す図である。 第１４図はＳＴＲＡＭの概念的構成を示す図である。第
１５図はＳＴＲＡＭの具体的構成の一例を示すブロック
図である。第１６図は第１５図に示すＳＴＲＡＭのデー
タ読出し時の動作を示す信号波形図である。第１７図は
第１５図に示すＳ　Ｔ　ＲＡ　Ｍの入力データ保持回路
を示す図である。第１８図は第１５図に示すＳ　Ｔ　Ｒ
，Ａ　Ｍの出力データ保持回路を示す図である。 図において、８．８′は入力データ保持回路、１１．１
１’は出力データ保持回路、８３，１３３は入力マスク
回路、８４は入カスレープ回路、８７．１５３は出力マ
スタ回路、８８，１５４は出カスレープ回路、９０はス
ルー信号ｍバッド、９１はＶＥＥバッド、９２はフレー
ム、１０９゜１０９′はスルー信号発生器回路、１６１
，１６１′はＭＯＳレベルのスルー信号発生回路、９７
はＶａａバッド、］１３はＷ丁パッド、１］４はで１“
バッドである。 なお、図中、同−Ｆｆ−号は、同一または相当部分を示
す。 （ほか２名） 第３図 第５図 第１３図 Ｙ７Ｉ−ルス 乾１（ＦＩＩＬＬＩ 「

Claims (1)

1. 【特許請求の範囲】 通常動作モードおよびこれと異なる動作モードを有する
   半導体集積回路であって、 クロック信号を発生する手段、 外部から与えられる入力信号を前記クロック信号に応答
   してラッチしかつ出力し内部入力信号を発生する内部入
   力信号発生手段、 前記内部入力信号発生手段からの内部入力信号に応答し
   て所定の機能を実行する内部機能回路手段、 前記内部機能回路手段からの出力信号を前記クロック信
   号に応答してラッチしかつ出力する出力回路手段、 前記通常動作モードと異なる動作モードを指定する信号
   に応答して、前記内部入力信号発生手段および前記出力
   回路手段のラッチ機能を不能動化し、前記内部入力信号
   発生手段および前記出力回路手段が与えられた信号をそ
   のまま通過させるスルー状態に設定する手段を備える、
   半導体集積回路。