JPH045222B2 - - Google Patents
Info
- Publication number
- JPH045222B2 JPH045222B2 JP60065622A JP6562285A JPH045222B2 JP H045222 B2 JPH045222 B2 JP H045222B2 JP 60065622 A JP60065622 A JP 60065622A JP 6562285 A JP6562285 A JP 6562285A JP H045222 B2 JPH045222 B2 JP H045222B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- data field
- identifier
- register
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 26
- 238000012546 transfer Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔概要〕
情報処理装置の記憶装置として使用される半導
体デイスク装置であつて、前記半導体デイスク装
置内データフイールドの前後に識別子を設け、前
後の識別子を比較することにより容易に前記デー
タフイールドのデータの正常性をチエツクするこ
とを可能とする。
体デイスク装置であつて、前記半導体デイスク装
置内データフイールドの前後に識別子を設け、前
後の識別子を比較することにより容易に前記デー
タフイールドのデータの正常性をチエツクするこ
とを可能とする。
本発明は、半導体デイスク装置に書込まれたデ
ータの正常性のチエツクを容易に行うデータ保証
方式に関する。
ータの正常性のチエツクを容易に行うデータ保証
方式に関する。
通信回線等を通じて転送されるデータの正常性
や記憶装置に記憶されているデータの正常性を保
証する方法は各種方式が開発され実用化されてい
る。
や記憶装置に記憶されているデータの正常性を保
証する方法は各種方式が開発され実用化されてい
る。
しかしこれらの場合、データの一部の誤りにつ
いての誤り検出率は高率で検出されるが、連続し
た誤りの場合の検出率は非常に低くなる。かかる
連続した誤りの場合でも確実に誤りを検出出来る
データ保証方式が要望されている。
いての誤り検出率は高率で検出されるが、連続し
た誤りの場合の検出率は非常に低くなる。かかる
連続した誤りの場合でも確実に誤りを検出出来る
データ保証方式が要望されている。
従来技術として半導体メモリを主体として構成
されている半導体デイスク装置を例に取り説明す
る。
されている半導体デイスク装置を例に取り説明す
る。
第４図は従来方式の説明図、第５図は従来方式
のデータフイールドの構成図をそれぞれ示す。
のデータフイールドの構成図をそれぞれ示す。
半導体デイスク装置２は半導体メモリ２３を記
憶素子として構成され、上位の制御装置１から見
た場合は、一般的なデイスク装置と見なし制御さ
れる記憶装置である。
憶素子として構成され、上位の制御装置１から見
た場合は、一般的なデイスク装置と見なし制御さ
れる記憶装置である。
半導体メモリ２３へのデータ書込みは、制御装
置１から制御部２４に対してデータ書込みを指示
すると共にアドレスレジスタ２１を制御して書込
むべき半導体メモリ２３のアドレスを指定する。
又書込むべきデータは誤り訂正符号回路２２（以
下ECC回路２２と称する）を経由して転送し、
指定されたアドレスに書込む。ECC回路２２は
転送されて来たデータへ誤り訂正符号を追加し、
半導体メモリ２３へ送出する。
置１から制御部２４に対してデータ書込みを指示
すると共にアドレスレジスタ２１を制御して書込
むべき半導体メモリ２３のアドレスを指定する。
又書込むべきデータは誤り訂正符号回路２２（以
下ECC回路２２と称する）を経由して転送し、
指定されたアドレスに書込む。ECC回路２２は
転送されて来たデータへ誤り訂正符号を追加し、
半導体メモリ２３へ送出する。
一方、半導体メモリ２３に書込まれたデータの
読出しは、制御部２４が制御装置１から読出し制
御の指示を受け、アドレスレジスタ２１から読出
すべき半導体メモリ２３のアドレスを指定し、読
出されたデータは書込み時と同様にECC回路２
２を経て、もし誤りが検出されればECC回路２
２の持つ能力の範囲で訂正し、制御装置１に転送
する。
読出しは、制御部２４が制御装置１から読出し制
御の指示を受け、アドレスレジスタ２１から読出
すべき半導体メモリ２３のアドレスを指定し、読
出されたデータは書込み時と同様にECC回路２
２を経て、もし誤りが検出されればECC回路２
２の持つ能力の範囲で訂正し、制御装置１に転送
する。
尚、半導体メモリ２３のデータを書込む領域ａ
（以下データフイールドａと称する）の前部には
データ部ｃのデータの項目を識別しデータの性質
を示す識別子ｂ（以下IDbと称する）が記録され
ており、データ部ｃへデータを書込む時はIDbの
更新を同時に行い、読出し時はデータ部ｃのデー
タと同時に読出すものとする。
（以下データフイールドａと称する）の前部には
データ部ｃのデータの項目を識別しデータの性質
を示す識別子ｂ（以下IDbと称する）が記録され
ており、データ部ｃへデータを書込む時はIDbの
更新を同時に行い、読出し時はデータ部ｃのデー
タと同時に読出すものとする。
以上のようにECC回路２２のみでデータフイ
ールドａのデータを保証する従来の方式では、デ
ータの一部の誤りを検出することはかなりの高率
で検出可能である。
ールドａのデータを保証する従来の方式では、デ
ータの一部の誤りを検出することはかなりの高率
で検出可能である。
しかし連続した誤り、例えば何らかの理由によ
りデータフイールドａの途中まで書込まれたデー
タを読出した場合、ECC回路２２での誤り検出
の確率が非常に低下すると言う問題点がある。
りデータフイールドａの途中まで書込まれたデー
タを読出した場合、ECC回路２２での誤り検出
の確率が非常に低下すると言う問題点がある。
第１図は本発明の原理ブロツク図を示す。
第１図において、２はデータフイールドａのア
ドレス指定によりデータを記憶する半導体デイス
ク装置であり、 半導体メモリ２３のアドレスを指定するアドレ
スレジスタ２１、 データを記憶するメモリ素子からなる半導体メ
モリ２３、 アドレスレジスタ２１やIDレジスタ２７を制
御することにより書込み／読出しデータの転送制
御を行う転送制御回路２５、 IDデータを格納するIDレジスタ２７、 データフイールドａの前後に設けてあるIDの
比較を行う比較回路２８、 等から構成されている。
ドレス指定によりデータを記憶する半導体デイス
ク装置であり、 半導体メモリ２３のアドレスを指定するアドレ
スレジスタ２１、 データを記憶するメモリ素子からなる半導体メ
モリ２３、 アドレスレジスタ２１やIDレジスタ２７を制
御することにより書込み／読出しデータの転送制
御を行う転送制御回路２５、 IDデータを格納するIDレジスタ２７、 データフイールドａの前後に設けてあるIDの
比較を行う比較回路２８、 等から構成されている。
データフイールドａの前後にIDb、IDdを設け、
アドレスレジスタ２１で指示された該データフイ
ールドａへのデータ書込み時は、前部のIDbを更
新してデータ部ｃへデータを書込み、データ書込
みが終了すると後部のIDdを更新する。
アドレスレジスタ２１で指示された該データフイ
ールドａへのデータ書込み時は、前部のIDbを更
新してデータ部ｃへデータを書込み、データ書込
みが終了すると後部のIDdを更新する。
次に、データの読出し時は、まず前部のIDbを
IDレジスタ２７に取込み、データの読出し終了
後に後部のIDdを読出し、IDレジスタ２７に取込
んでいる前部のIDbと比較回路２８で比較する。
IDレジスタ２７に取込み、データの読出し終了
後に後部のIDdを読出し、IDレジスタ２７に取込
んでいる前部のIDbと比較回路２８で比較する。
この時不一致であれば転送制御回路２５に不一
致信号を転送することによりデータ部ｃへ書込ま
れている連続したデータの誤りを容易に検出する
ことが可能となる。
致信号を転送することによりデータ部ｃへ書込ま
れている連続したデータの誤りを容易に検出する
ことが可能となる。
以下本発明の要旨を第２図、第３図に示す実施
例により具体的に説明する。
例により具体的に説明する。
第２図は本発明に係るデータフイールドの構成
図、第３図は本発明に係る一実施例を説明するブ
ロツク図をそれぞれ示す。尚、全図を通じて同一
符号は同一対象物を示す。
図、第３図は本発明に係る一実施例を説明するブ
ロツク図をそれぞれ示す。尚、全図を通じて同一
符号は同一対象物を示す。
次に、本実施例の動作を説明する。
制御装置１よりライトコマンドとデータ転送を
開始する該当データフイールドａのアドレスが半
導体デイスク装置２に送られて来る。これによ
り、転送制御回路２５はアドレスレジスタ２１に
転送されて来たアドレスをセツトする。尚、この
アドレスはデータ部ｃの開始アドレスとなる。
開始する該当データフイールドａのアドレスが半
導体デイスク装置２に送られて来る。これによ
り、転送制御回路２５はアドレスレジスタ２１に
転送されて来たアドレスをセツトする。尚、この
アドレスはデータ部ｃの開始アドレスとなる。
次に、転送制御回路２５はアドレスレジスタ２
１にセツトしたアドレスを前部のIDbのアドレス
位置までデクリメントし、前部のIDbを読出しこ
のデータをIDレジスタ２７にセツトする。更に、
転送制御回路２５はIDレジスタ２７にセツトさ
れた前部のIDbを更新（例えば、データ内容や版
数を進める等）し、この更新した前部のIDbを再
度半導体メモリ２３に書込む。
１にセツトしたアドレスを前部のIDbのアドレス
位置までデクリメントし、前部のIDbを読出しこ
のデータをIDレジスタ２７にセツトする。更に、
転送制御回路２５はIDレジスタ２７にセツトさ
れた前部のIDbを更新（例えば、データ内容や版
数を進める等）し、この更新した前部のIDbを再
度半導体メモリ２３に書込む。
尚、制御装置１より転送されて来るデータ、前
部のIDbを読出した時のデータ、更新した前部の
IDbのデータは全てマルチプレクサ２９（以下
MPX２９と称する）の入力端子側に入力され、
転送制御回路２５の制御により１つだけ選択され
バツフア２６に一時的に格納される。
部のIDbを読出した時のデータ、更新した前部の
IDbのデータは全てマルチプレクサ２９（以下
MPX２９と称する）の入力端子側に入力され、
転送制御回路２５の制御により１つだけ選択され
バツフア２６に一時的に格納される。
次に、転送制御回路２５はアドレスレジスタ２
１を元にインクリメントし、制御装置１よりデー
タ転送を開始させ、バツフア２６に一時的に格納
させる。転送が終了するとアドレスレジスタ２１
を更にインクリメントしながらバツフア２９に一
時的に格納しているデータを半導体メモリ２３に
書込む。尚、データ書込みの終了後は前部のIDb
と同様にして後部のIDdを更新して書込む。
１を元にインクリメントし、制御装置１よりデー
タ転送を開始させ、バツフア２６に一時的に格納
させる。転送が終了するとアドレスレジスタ２１
を更にインクリメントしながらバツフア２９に一
時的に格納しているデータを半導体メモリ２３に
書込む。尚、データ書込みの終了後は前部のIDb
と同様にして後部のIDdを更新して書込む。
書込まれたデータの読出し時は、制御装置１よ
りリードコマンドとデータて転送を開始する該当
データフイールドａのアドレスが半導体デイスク
装置２に送られて来る。転送制御回路２５はアド
レスレジスタ２１に転送されて来たアドレスをセ
ツトし、これをデクリメントし前部のIDbを読出
し、IDレジスタ２７にセツトする。
りリードコマンドとデータて転送を開始する該当
データフイールドａのアドレスが半導体デイスク
装置２に送られて来る。転送制御回路２５はアド
レスレジスタ２１に転送されて来たアドレスをセ
ツトし、これをデクリメントし前部のIDbを読出
し、IDレジスタ２７にセツトする。
次に、アドレスレジスタ２１をインクリメント
しながら半導体メモリ２３からデータの読出し
と、制御装置１への転送を開始する。転送終了
後、後部のIDdを読出しバツフア２６に一時的に
格納し、バツフア２６から比較回路２８の入力端
子に送出する。一方、IDレジスタ２７にセツト
した前部のIDbを比較回路２８のもう１つの入力
端子に送出する。
しながら半導体メモリ２３からデータの読出し
と、制御装置１への転送を開始する。転送終了
後、後部のIDdを読出しバツフア２６に一時的に
格納し、バツフア２６から比較回路２８の入力端
子に送出する。一方、IDレジスタ２７にセツト
した前部のIDbを比較回路２８のもう１つの入力
端子に送出する。
比較回路２８は前部のIDbと後部のIDdとを比
較して一致すれば正常にデータ転送が終了したこ
とを制御部２４より制御装置１へ報告する。も
し、比較結果が不一致であれば、所定信号を比較
回路２８から転送制御回路２５に送出され、転送
制御回路２５は転送データに誤りがあることを検
出する。
較して一致すれば正常にデータ転送が終了したこ
とを制御部２４より制御装置１へ報告する。も
し、比較結果が不一致であれば、所定信号を比較
回路２８から転送制御回路２５に送出され、転送
制御回路２５は転送データに誤りがあることを検
出する。
制御部２４は転送制御回路２５からの誤り検出
報告を制御装置１へ転送する。
報告を制御装置１へ転送する。
以上のような本発明によれば、連続したデータ
誤りも容易に検出出来ると言う効果がある。
誤りも容易に検出出来ると言う効果がある。
第１図は本発明の原理ブロツク図、第２図は本
発明に係るデータフイールドの構成図、第３図は
本発明に係る一実施例を説明するブロツク図、第
４図は従来方式の説明図、第５図は従来方式のデ
ータフイールドの構成図、をそれぞれ示す。 第３図、第４図において、１は制御装置、２は
半導体デイスク装置、２１はアドレスレジスタ、
２２はECC回路、２３は半導体メモリ、２４は
制御部、２５は転送制御回路、２６はバツフア、
２７はIDレジスタ、２８は比較回路、２９は
MPX、をそれぞれ示す。
発明に係るデータフイールドの構成図、第３図は
本発明に係る一実施例を説明するブロツク図、第
４図は従来方式の説明図、第５図は従来方式のデ
ータフイールドの構成図、をそれぞれ示す。 第３図、第４図において、１は制御装置、２は
半導体デイスク装置、２１はアドレスレジスタ、
２２はECC回路、２３は半導体メモリ、２４は
制御部、２５は転送制御回路、２６はバツフア、
２７はIDレジスタ、２８は比較回路、２９は
MPX、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 上位装置からはデイスク装置と見なして制御
され、データの書込み／読出しを行うデータフイ
ールドをなす半導体メモリ２３と、 前記データフイールドへのデータの書込み／読
出し時のアドレスを指定するアドレスレジスタ２
１と、 前記データフイールドへのデータの書込み／読
出し時にデータ誤りの検出・訂正を行うECC回
路２２とからなる半導体デイスク装置２におい
て、 前記データフイールドの前後にデータの項目を
識別しデータの性質を示す識別子を付加するため
の識別子レジスタ２７と、 前記識別子レジスタ２７と前記半導体メモリ２
３の読出しデータとを比較する比較回路２８とを
設け、 前記データフイールドへのデータの書込み時は
前記上位装置より書込みコマンド及び該データフ
イールドの先頭アドレスが送られて来ると該デー
タフイールドの前部識別子を書き換え、 データ転送終了後該データフイールドの後部識
別子を書き換え、 前記データフイールドへのデータの読出し時は
前記上位装置より読出しコマンド及び該データフ
イールドの先頭アドレスが送られて来ると該デー
タフイールドの前部識別子を前記識別子レジスタ
２７に取込み、 データ転送終了後該データフイールドの後部識
別子を読出し、 前記識別子レジスタ２７に取込んだデータと比
較しデータの正常性をチエツクすることを特徴と
するデータ保証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065622A JPS61224052A (ja) | 1985-03-29 | 1985-03-29 | デ−タ保証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065622A JPS61224052A (ja) | 1985-03-29 | 1985-03-29 | デ−タ保証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224052A JPS61224052A (ja) | 1986-10-04 |
| JPH045222B2 true JPH045222B2 (ja) | 1992-01-30 |
Family
ID=13292304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065622A Granted JPS61224052A (ja) | 1985-03-29 | 1985-03-29 | デ−タ保証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224052A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3821006B2 (ja) | 2002-02-15 | 2006-09-13 | 株式会社デンソー | 通信システム及び受信装置 |
-
1985
- 1985-03-29 JP JP60065622A patent/JPS61224052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224052A (ja) | 1986-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH045222B2 (ja) | ||
| JPS6288044A (ja) | メモリ制御方式 | |
| JP2818659B2 (ja) | 誤り訂正方式 | |
| JP2892429B2 (ja) | 入出力制御装置 | |
| JP2614130B2 (ja) | 磁気テープ装置 | |
| JPH0441375B2 (ja) | ||
| JPH0612270A (ja) | テスト回路 | |
| JPS6050672A (ja) | 回転形記憶装置の読取り制御方式 | |
| JPH04115339A (ja) | メモリエラー処理システム | |
| JPH0520215A (ja) | 情報処理装置 | |
| JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
| JPS6332642A (ja) | 情報処理装置 | |
| JP3114177B2 (ja) | エラー訂正回路 | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPH03154950A (ja) | 固定障害検出装置 | |
| JPH0731639B2 (ja) | 磁気デイスク制御装置 | |
| JP2779540B2 (ja) | 磁気テープ装置 | |
| JPH0553924A (ja) | 記憶装置の試験方式 | |
| JPH0833803B2 (ja) | 記憶制御装置 | |
| JPS62293582A (ja) | メモリ装置 | |
| JPH04369711A (ja) | 電子ディスクサブシステム | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JPS617947A (ja) | 制御記憶装置 | |
| JPH038040A (ja) | １ビット誤リ情報記憶装置 | |
| JPH01122073A (ja) | 磁気ディスク装置の制御方式 |