JPH0451715A - クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 伝送路からのデータ誤りを発生させてしまう劣化したク
ロックを正しく補正するクロック発生回路に関し、 伝送されたクロックや受信データからりタイミング用の
クロックを発生するり′ロック発生回路を提供すること
を目的とし、 入力する信号の立ち上がり、或いは立ち下がりから目的
の幅のパルスを１クロック分発生するクロック発生手段
と、入力パルスが加わり該バルスが正常であるかを検出
するパルス検出手段と、該パルス検出手段が正常である
と検出した時は入力パルスを正常でないと検出した時は
前記クロック発生手段の出力を１クロック分遅らせて前
記クロック発生手段に加えるディレィ＆選択手段とより
成るように構成する。

〔産業上の利用分野〕

本発明はパルス発生回路に係り、更に詳しくは伝送路か
らのデータ誤りを発生させてしまう劣化したクロックを
正しく補正するクロック発生回路に関する。

〔従来の技術〕

情報処理装置の発展により、データの伝送も高速化して
いる。更に、動画像のような広帯域ディジタルデータの
伝送も行われるようになった。このような広帯域ディジ
タルデータの交換処理をするためには１００Ｍ　ｂ　／
　ｓ以上のビットレートを処理しなくてはならない。

この１００Ｍ　ｂ　／　ｓ以上のビットレートを有する
交換機を大規模システムとした場合には、複数のユニッ
トシステムを構成し、入力するデータや制御情報等のデ
ィジタルデータを各ユニット間や、架間を伝送させてい
る。そして各ユニットや架間を伝送するディジタルデー
タを取り込むためのクロックをも伝送し、ディジタルデ
ータの受信側では、すなわち受信するユニットや架間で
はそのクロックを用いてデータを取り込んでいる。すな
わち、次ユニットあるいは次架にディジタルデータクロ
ックと共に伝送することにより、回路構成が簡単で経済
的な広帯域ディジタルデータの交換処理装置を得ている
。

〔発明が解決しようとする課題〕

前述した如く、次ユニットあるいは次架へのディジタル
データの伝送には、伝送距離が比較的短いことを利用し
、データと一緒にクロックを伝送して処理する方式が多
く用いられている。そして、そのクロックの伝送にはＥ
ＣＬで平衡伝送した方式が多く用いられている。しかし
ながら、前述しｆ、−Ｅ　ＣＬ素子で平衡伝送したとし
ても、ユニット間あるいは架間を伝送するためのノイズ
マージンを十分にとることが困難であり、受信側で伝送
してきたクロックをそのままデータのりタイミングに用
いるとデータを誤る可能性がある。

第６図は伝送路からの劣化したクロックの波形図である
。期間Ｌ＠　＊　　Ｌｂ　ｒ　　ｊＣを除き目的とする
クロックをＥＣＬにより得ることができるが、期間ｔ、
においでは立ち上がりが不十分、区間ｔｂにおいてはパ
ルス幅が不十分、期間ｔｃにおいては立ち上がりが不十
分等、その前の波形によって次の期間におけるクロック
の発生が不十分となることがある。すなわち、受信クロ
ックで受信データをリタイミングすると、データを誤っ
て受信してしまう問題を有していた。

本発明は伝送されたクロックや受信データからりタイミ
ング用のクロックを発生するクロック発生回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

クロック発生手段１は入力する信号の立ち上がりあるい
は立ち下がりから目的の幅のパルスを１クロック分発生
する。

パルス検出手段２は入力パルスが加わり該パルスが正常
であるかを検出する。このパルス検出手段２は例えば１
クロック分のディレィラインを有し、ディレィラインの
出力を排他的論理オアゲートの一方に加え、また他方の
端子に入力した信号を加え、正常であるかを検出する。

ディレィ＆選択手段３は、前記パルス検出手段２が正常
であると検出した時には入力パルスを、前記パルス検出
手段２が正常でないと検出した時は前記クロック発生手
段ｌの出力を１クロック分遅らせて前記クロック発生手
段１に加える。

〔作　　　用〕

パルス検出手段２は常に入力パルスが特定時間間隔で入
力するかを検出し、入力しない時、すなわち正常でない
時にはディレィ＆選択手段３に対し異常を検出した信号
を加える。ディレィ＆選択手段３はこの信号を受けた時
にクロック発生手段１で発生した信号を１クロック分遅
らせて出力する。また、正常であった時には入力パルス
を出力する。このディレィ＆選択手段３より出力される
信号によってクロック発生手段ｌは目的の幅のパルスを
発生する。

受信状態が異常であった時には内部で発生したパルスを
１クロック分遅らせて再度使用するので確実なりロック
を発生することができる。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の実施例の構成図である。受信クロック
がクロック識別回路１０に加わり、クロック識別回路１
０はそのクロックの立ち上がり或いは立ち下がりの変化
点を基に正常性を１！認する。

そしてその結果を切替回路１１に加える。切替回路１１
にはパルス発生回路１２の出力と受信クロックとが加わ
っており、切替回路１１にクロック識別回路１０からの
切替信号すなわち正常でない信号が加わった時にはパル
ス発生回路１２の信号を選択し、正常であるときには受
信クロックを選択しパルス発生回路１２に加える。パル
ス発生回路１２は切替回路１１より加わるパルスの立ち
上がりや立ち下がりの変化点を基に、要求されているデ
ユーティのクロックを発生する。そのパルス発生回路１
２で発生したクロックは外部へのクロック信号となり、
また受信データが加わるフリップフロップ１３のタイミ
ングクロックとなる。

本発明の実施例は特に高速のクロックに対してなされる
ものであり、各素子のディレィタイム等も考慮して設計
することができる。

第３図は本発明の実施例の回路図である。受信クロック
はクロック識別回路１０内のＤタイプフリップフロップ
１０−１に加わり、Ｄタイプフリップフロップ１０−１
は自身の反転出力Ｑを取り込む。すなわち、現在出力し
ているレベルと反対方向のレベルを取り込む。正転出力
Ｑは排他的論理ノアゲート１０−２の一方の入力に、反
転出力Ｑは前述した如く入力りに加わると共にディレィ
ライン１０−３を介し排他的論理ノアゲート１０２の他
方の端子に加わる。ディレィライン（ＤＥＬＡＹ−１）
１０−３は目的とする１クロック周期分（Ｔ時間）の遅
延回路であり、正常なりロックが加わった時、すなわち
１時間遅延後にクロックが加わった時にはディレィライ
ン１０−３によって遅延した信号レベルと同じレベルが
加わり、排他的論理ノアゲート１０−２はルベルを出力
する。（ディレィライン１０−３によって遅延した時に
は、その非反転出力Ｑは反対レベルであるが、１クロツ
タ後にクロックが加わると反転するので結果的にディレ
ィライン１０−３と同一レベルが加わっているならば正
常のクロックが得られたこととなる。）また、１周期後
にクロックが加わらなかった時にはディレィライン１０
−３の出力とフリップフロップ１０−１の非反転出力と
は反転レベルとなり、排他的論理ノアゲー）１０−２は
Ｏレベルを出力する。

第４図は本発明の実施例のタイムチャートである。受信
クロック■の立ち下がりでパルスを検出出来なかった場
合（ｐｍ）、また立ち上がりでパルスを検出できなかっ
た場合（ｐｂ、ｐｃ）にはＤタイプフリップフロップ１
０−１が動作せず排他的論理ノアゲート１０−２の出力
■はＯレベルを出力する。なお、他の場合には受信クロ
ック■の立ち上がりでＤタイプフリップフロップ１０−
１が変化しているので排他的論理ノアゲートの出力はル
ベルである。

一方、切替回路１１はディレィ（ＤＥＬＡＹ３、ＤＥＬ
ＡＹ−４）１１−１．１１−２とその出力が加わる選択
回路１１−３とよりなる。前述したクロック識別回路１
０の出力は選択回路１１−３に加わり、どちらのディレ
ィラインの信号を出力するかを選択する。なお、受信ク
ロック■はディレィライン１１−１に加わり、ディレィ
ライン４にはパルス発生回路１２の出力が加わっている
。尚、ディレィライン１１−１はＴ／２＋（■−■）時
間の遅延回路であり、ディレィラインｌ１−２はＴ”−
（■−■）の遅延回路である。

クロック識別回路ＩＯにおいて受信クロック■が正常で
あると識別した時には選択回路１１−３はディレィライ
ン１１−１によってほぼ半周期遅れた受信クロックを選
択しパルス発生回路１２に加える。すなわちディレィラ
イン１１−１の出力■を選択し、パルス発生回路１２に
加える。

パルス発生回路１２はＤタイプフリップフロップ１２−
１とディレィライン（ＤＥＬＡＹ−２）１２−２と排他
的論理ノアゲート１２−３とよりなる。切替回路１１の
出力はＤタイプフリップフロップ１２−１のクロック端
子に加わり、例えば前述した如く正常クロックであるな
らば受信クロック■に対しほぼ半クロック遅れた信号に
よってＤタイプフリップフロップ１２−１のクロックと
なる。Ｄタイプフリップフロップの入力りには反転出力
Ｑが加わっており、クロックが入ると信号を反転する。

前述したクロック識別回路１０のディレィラインは１周
期間の時間遅延を有していたが、パルス発生回路１２の
遅延時間は１７２周期である。これにより、クロックが
加わってから半周期間すなわちディレィライン１２−２
のディレィ時間分は同一レベルとなり、排他的論理ノア
ゲート１２−３の出力は１となる。第４図においては正
常時にはディレィライン１１−１の出力によってＤタイ
プフリップフロップを変化させているので、受信クロッ
ク１０に比べほぼ半周期遅れた立ち上がりで排他的論理
ノアゲート１２−３が１からＯに変化する。ディレィラ
イン１２−２の遅延時間が経過すると、ディレィライン
１２−２の人力は反転出力が加わっているので異なるレ
ベルとなり、排他的論理ノアゲート１２−３の出力はＯ
レベルとなる。すなわち、パルス発生回路１２はクロッ
クの基準となる変化点が加わった時に特定のパルス幅の
クロックを発生する。

一方、第４図のタイムチャートで示す如くパルスｐｍ　
ｒ　　Ｐｂ　ｒ　　Ｐｃを選出できなかった時には、ク
ロック識別回路１０の出力である信号■は０レベルとな
り、ディレィライン１１−２の信号を選択する。ディレ
ィライン１１−２の入力には前述したパルス発生回路１
２の出力信号が加わっており、非正常、すなわち異常と
判断したときに１周期遅れたパルス発生回路の信号を再
度パルス発生回路１２に加えている。これにより受信ク
ロックが一時的に抜けても（ｐａ〜ｐｏ）、その抜けた
間は１周期遅れたクロックを再度使用してパルスを発生
するので選択回路１１−３からは常にパルスが出力され
ると共に、パルス発生回路１２によって正しい時間幅の
パルス幅を有するクロックをすなわち補正クロックを出
力する。なお、ディレィライン１１−１はＤタイプフリ
ップフロップ１０−１、排他的論理ノアゲート１０−２
の遅延時間を考慮した遅延時間を有し、またディレィラ
イン１１−４はＤタイプフリップフロップ、排他的ノア
ゲート１２−３による遅延時間を考慮した遅延時間とし
ている。すなわちディレィライン１１２は仮に素子の遅
延時間がない場合には半周期の遅延時間となるが、例え
ば信号■が立ち上がってから信号■が立ち上がるまでの
時間を補正し総合で半周期の遅延時間としている。

以上述べたように受信クロックがレベルを誤るようなり
ロックであり、仮にその１クロック分が抜けたとしても
、そのクロックが正常であるが否かを判別し抜けている
時には１周期遅れたパルスを発生し、それを選択的に用
いているので補正クロックは常に正しいクロックとなり
、その出力タイミングによって受信データをリタイミン
グすることにより正常な受信データを受信することがで
きる。

前述した本発明の実施例においてはクロックが抜ける場
合をも考慮して抜けた時にクロックを発生すべき回路を
動作させ補正クロックとして発生しているが、入力とし
て受信クロックでなくてもよい。例えば第５図（ａ）の
本発明の応用構成図に示す如く、受信クロックの代わり
に受信データをクロック識別部１０並びに切替回路１１
に加え、受信データからクロックを発生してもよい。こ
の場合入力信号は常に０１０１と繰り返されるわけでは
ないが、常に第５図（ｂ）の如く入力信号である受信デ
ータの立ち上がりにおいて常にデータが変化しているか
をクロック識別回路１０で識別し変化してない時、例え
ば第５図（ｂ）■のＯＯＯと続く領域（ＺＸ）や１１１
と続く領域（ｌＹ）等においてもその間内部において１
周期分のディレィをもってクロックを発生しているので
それに対応したパルスを順次発生することができ、受信
データからクロックを発生し、受信データをリタイミン
グすることができる。特に第５図ら）に示す如く受信デ
ータは０１０１と変化するときが最大の変化であるのに
対し、クロックはその２倍の変化でＯｌを繰り返さなく
てはならず、高速のロジックを使ったとしてもクロック
が非常に高いものとなり、それを伝送しようとした場合
多くのエラーが発生するが、本発明によればエラーが発
生してもデータを補正したり、また受信データからクロ
ックを発生するので的確にデータを受信することができ
る。

〔発明の効果〕

以上述べたように本発明によれば、クロックが受信側に
おいて抜けたとしても正常にデータをリタイミングして
受信することができる。

またデータを受信するだけでデータから正しくクロック
を生成すると共にデータを正しく受信することができる
。また、クロックを伝送することが必要でないので伝送
距離を長くすることも可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の構成図、 第３図は本発明の実施例の回路図、 第４図は本発明の実施例のタイムチャート、第５図（ａ
）は本発明の応用構成図、 第５図ら）は本発明の実施例のタイムチャート、第６図
は伝送路からの劣化したクロックの波形図である。 １・・・クロック発生手段、 ２・・・パルス検出手段、 ３・・・ディレィ＆選択手段。

Claims (1)

1. 【特許請求の範囲】 １）入力する信号の立ち上がり、或いは立ち下がりから
   目的の幅のパルスを１クロック分発生するクロック発生
   手段（１）と、 入力パルスが加わり該パルスが正常であるかを検出する
   パルス検出手段（２）と、 該パルス検出手段（２）が正常であると検出した時は入
   力パルスを、正常でないと検出した時は前記クロック発
   生手段（１）の出力を１クロック分遅らせて前記クロッ
   ク発生手段（１）に加えるディレィ＆選択手段（３）と
   より成ることを特徴とするクロック発生回路。 ２）前記パルス検出手段（２）は１クロック分の遅延手
   段を有し、１クロック分遅れた信号と入力パルスとが一
   致しているかを判別し、正常のクロックであるかを検出
   することを特徴とする請求項１記載のクロック発生回路
   。 ３）前記入力パルスは受信クロックであり、クロック発
   生手段（１）で発生するクロックで、受信データをリタ
   イミングすることを特徴とする請求項１記載のクロック
   発生回路。 ４）前記入力パルスは受信データであることを特徴とす
   る請求項１記載のクロック発生回路。