JPH0450822A - 半導体装置の配線構造及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置における段差の小さい配線層の構造
など、その製造方法に関する。

〔従来の技術〕

第１の導電性配線層と絶縁膜を介してその上に第２の配
線層又は半導体層を有する半導体装置において、絶縁膜
の形成法として、第１の導電性配線層の上層表面層を酸
化改質する構造が知られている。この半導体装置として
関連するものは、例えば特開昭５８−１４７０６９号公
報、特開昭６３−１６４号公報等が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術では、導電配線層の表面を酸化させて絶縁
膜とし、その上にもう一度絶縁膜をコーティングして絶
縁特性及びその歩留りを向上させている。しかし、コー
ティングする絶縁膜の段差被覆法には考慮されていない
。

従来技術では、段差は導電配線層の厚み及び。

その表面の改質層の厚みの和であり、配線層の厚さのみ
に比べて大きくなる。特に、配線の低抵抗化のためには
、導電層の厚みを大きくすることが必要でありますます
段差が大きくなる。

本発明の目的は、導電層の表面を改質させて絶縁膜とす
る構造において、段差を低減する構造及びその製法を提
供することにある。また、本発明の他の目的は、導電層
の表面改質層の均一性を良好にする方法を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、導電層を２層以上の薄膜の
積層構造とし、導電配線となる層と、改質して絶縁膜と
なる層の材質及びまたはパターンを異ならせることによ
り段差を緩和させ更に均一性を向上させることができる
。

〔作用〕

すなわち、２層以上とした導電層の下層部は所定の導電
性をそこなわずに、上層部のみが改質する構造とするこ
とができる。

〔実施例〕

以下本発明の一実施例を第１図により説明する。

第１図は高耐圧の半導体ＩＣの２層配線構造の断面模式
図を示す。

半導体基板１０上に下層電極層２０を通常の半導体プロ
セスで形成する。本実施例では、この下層電極層２０の
材料はＡｌとしスパッタリング法で厚さ６００ｎｍの薄
膜を形成した後、ホトリソプロセス及びエツチングによ
り線幅５μｍにパタニングした。次いで、本発明の特徴
を示す配線改質層２１を前記同様のプロセスで形成する
。ここでの配線改質層２１も同Ａｌ材料とし、厚さは半
導体ＩＣの眉間耐電圧の仕様より１１００ｎとした。次
いで、下部電極層２０及び配線改質層２１を積層とした
端子部２２を陽極化成用電極端子として化成処理を施し
配線改質層２１をＡ　Ｑ　２０３の改質層２３に改質し
た。ここで、配線改質層２１の厚１１００ｎを全層Ａｌ
ｚＯａ膜に改質する条件で化成処理を施す。本実施例で
は、エチレングリコールを主成分とした酒石酸、アンモ
ニア混液中で、化成電流密度Ｑ、５ｍＡＺａｃｔ化成電
圧１４４Ｖ、処理時間約１時間で配線改質層２１全層が
Ａｌｚ○３の改質層２３に改質できる。これにより、厚
さ１１００ｎの配線改質層２１は約１５０ｎｍの厚さの
ＡｌｚＯｓの改質層２３の絶縁膜に改質する。さらに、
この改質層２３を２００℃。

Ｎ２雰囲気中で１時間処理することにより絶縁耐圧の高
い、リーク電流の小さい良質の絶縁膜が得られる。次い
で層間絶縁膜３ｏを通常の常圧ＣＶＤ法により温度４５
０℃で厚さ３５０ｎｍのＳｉＯ２膜を形成し、しかる後
上部電極４０を形成して層間２層配線構造の半導体基体
を作製した。

第２図は本発明の他の実施例の半導体配線構造の断面模
式図を（ａ）〜（ｄ）の工程順に示す。

第２図（ａ）において、半導体基板１０上に、通常の半
導体プロセスで下層電極層２０を形成する。この時本発
明のもう一つの特徴をここで発揮する。すなわち、下層
電極層２０を下層膜２０１と上層膜２０２の２層構造に
することにある。本実施例では、下層膜２０１はＡｌを
基板加熱１５０℃にしながらスパッタ法で厚さ２００ｎ
ｍ形成した。次いで上層膜２０２は上記スパッタ法の同
一チャンバー内で、基板温度を常温（２５＋２°Ｃ）に
戻ＬＡｌ（Ｐｄ）；　９９．９（０，１）％を１１００
ｎ連続的に形成した。次いで、第２図（ｂ）に示すよう
に、通常のホトリソプロセスでレジスト５０をパターニ
ングした後上層膜２０２と下層膜２０１の２層で形成さ
れている下層電極層２０をエツチングによりパターニン
グする。この時のエツチングにはリン酸、酢酸、硝酸系
混液のいわゆるＰＡＮエッチ液を使用し、液温を４０℃
に調温しながら８分間エツチングすると第２図（ｂ）に
示すような構造が得られる。すなわち、下層電極層２０
の上層膜２ｏ２と下層膜２０１の両者でエッチレートに
差を生じさせるようにしたことにより下層電極層２０の
断面の側面形状をステップ状に形成できる。第２図（Ｃ
）は上記図（ｂ）のレジスト５０を除去した後下層電極
層２ｏ全体を陽極酸化法で処理した後の断面形状を示す
。図中点斜線で示した領域が陽極酸化する前の下層電極
層２０でこれを陽極酸化処理することにより下層電極層
２０の下層膜２０１を斜線部のＡｌｚＯ３膜２０３で包
み込んだ構造が得られる。この時の陽極酸化化成液とし
ては前記実施例と同波を用い、処理条件も同じとした。

以上の処理により、下層電極層２０は上層膜２０２と下
層膜面側がＡｆ１２０ａの絶縁膜に改質すると同じに、
段差形状が緩和する。その後２００℃のＮ２ガス雰囲気
中で１時間アニールした後第２図（ｄ）に示すように、
下層電極層を被覆したＡ３２０３膜２０３上層に、眉間
絶縁膜３０としてここではＳ　ｉ　０２膜を通常の常圧
ＣＶＤ法で厚さ３００ｎｍ形成した。次いで、この眉間
絶縁膜３０上に、上部電極として厚さ６００ｎｍのＡｎ
−Ｐｔ（０，１％）膜を形成し、最後にホトエツチング
によりパターニングして所望の２層配線半導体装置を作
成した。以上の本実施例によれば、ステップカバレージ
の良好な構造が得られること及び極間の層間絶縁膜が２
層構造にもなることから、下部電極と上部電極とで多発
していた短絡欠陥をほぼ皆無にでき、また電極間リーク
電流の増大による不良なども絶無にできる効果がある。

第３図、第４図及び第５図、第６図は、本発明を液晶デ
イスプレィ用薄膜トランジスタ（以下ＴＰＴと略称する
）に通用した他の実施例を示す。

第３図はＴＰＴの画素−個分の平面パターンを示し、第
４図及び第５図は上記第３図のそれぞれＡ−Ａ’及びＢ
−Ｂ’部の断面構造を示し、第６図は第４図及び第５図
中の一部拡大図を示している。本実施例ではいわゆる逆
スタガ構造を示し、以下プロセスに従って構成を順次説
明する。

まず、ガラス基板１０上にＰｄ（０，１％）を含有した
Ａｌをスパッタ法により成膜し、ホトエツチングにより
パターニングしゲート電極層２０を形成する。この時、
本発明の特徴をここで発揮する。このゲート電極層２０
のＡｌ（Ｐｄ）の成膜時に、この層を下層膜２０１と上
層膜２０２の２層構造にすることにある。本実施例では
この下層膜２０１は通常の半導体成膜のスパッタ法で、
１５０℃に基板加熱しながら厚さ２００ｎｍのＡ　Ｑ　
（Ｐｃｔ）膜を形成した。次いで、上層膜２０２は基板
加熱をしない上記同法で、厚さ１１００ｎの同Ａｌ（Ｐ
ｄ）膜を形成した。次いで、ホトリソグラフィプロセス
によりグー１−ラインを含むゲート電極層２ｏを形成す
る。エツチングにはリン酸、酢酸。

硝酸系のＰ　Ａ、　Ｎエッチ液を用い液温４０±２℃に
コントロールしながら６分間エツングした。この処理に
より第６図の一部拡大図で示すように、上層膜２０２は
下層膜２０１よりエツチングされやすい膜とした本発明
の特徴により、上層膜２０２は下層膜２０１よりサイド
エツチングがより進みゲート電極２０のパターン断面側
面はなだらかな２段形状となりステップカバレージ緩和
構造となる。この形状をさらに陽極化成法でこのゲート
電極層２０を陽極酸化することによりゲート電極層２０
の表面露出部すなわち、上層膜２０２及び下層膜２０１
の一部表面と側面部が絶縁膜のＡ　Ｑ　２０３層２０３
に改質させて本発明の特徴をより発揮する構造が得られ
る。この時の陽極化成液としてエチレングリコールを主
成分とした。酒石酸及びアンモニア水混液で、化成電圧
１４４Ｖ、化成電流密度０　、５　ｍ　Ａ　／　ａｊ　
とし、約８分間処理した。この処理により、上層膜２０
２のＡｌ（Ｐｃｔ）膜はほぼ全層が改質し厚さ約１５０
ｎｍのＡ、Ｑ２０：＋膜となる。下層膜２０１の側面も
ほぼ同様に改質される。以上のように、本実施例でのゲ
ート構造は、ゲート電極がＡ　Ｑ　Ｚ○３の絶縁保護膜
で被覆された構造となる。以下通常の逆スタガ構造Ｔ　
Ｐ　Ｔプロセスを進めた。ゲート絶縁膜３０はプラズマ
ＣＶＤ法により厚さ２００ｎｍのＳｉＮ膜を形成した。

さらに順次プラズマＣＶＤ法の同一チャンバー内で厚さ
２３０ｎｍのアモロファスシリコン膜６１を及び厚さ４
０ｎｍのリンをドープしたｎ型アモロファスシリコン膜
６２を形成した。次にこれらの膜をホトリングラフィ及
びトライエツチングで所定の形状にパターニングし、開
口したｎ型アモロファスシリコン膜６２上の一部にソー
ス電極４１とドレイン電極４２及びドレイン線４３をＡ
　Ｑ　／　Ｃｒの厚さそれぞれ６０ｎｍ及び４００ｎｍ
の２層配線を形成した。画素電極膜７０はＩｎ２Ｏ３−
３ｎ○のいわゆるＩＴ○膜をスパッタ法で１２０ｎｍ形
成した。最後にパンシベーション膜８ｏとして厚さ１μ
ｍのＳｉＮ膜をプラズマＣＶＤ法で形成しＴＰＴを作成
した。尚本実施例では２層ゲート電極の下層膜と上層膜
ともＡｌ（Ｐｄ）膜としたが、主ゲート電極及び特にゲ
ートラインとなる下層膜としては電導率の良いＣｕ膜を
、上層膜として本実施例で示したＡｌまたはＡｌ系また
は陽極酸化しゃすいＴａ膜またはＴａ系膜の構成、また
は下層膜としてＡｌ膜を上層膜としてＴａ膜とした構成
においても、エツチングで本発明の特徴を示すステップ
カバレージ緩和できる組合せであれば本実施例に限定す
るものではない。またさらに、本実施例ではゲート電極
層の上層膜及び下層膜の側面を陽極化成法で絶縁膜を形
成する方法を示したが、もちろん他の方法たとえばプラ
ズマ酸化法やプラズマ窒化法などによる絶縁膜形成手法
においても本発明の特徴は発揮できる。

また、本実施例ではゲート電極層を２層構造で説明した
きたが、多層構造はもちろん、テーパーエッチが可能な
連続的な厚膜で本発明の特徴は発揮できる。

〔発明の効果〕

以上のように本発明によれば、眉間配線間の段差緩和が
はかれた構造が得られることから、層間膜の段差部で多
発した欠陥を防止でき、これによる層間配線間の耐圧不
良及びリーク電流増大による不良を大幅に低減でき歩留
り向上に大きな効果を示す。特に、液晶デイスプレィの
ように基板１枚（１０１１×１０１１）に欠陥が皆無に
要求される構造においてはゲート配線とクロスするドレ
イン配線との層間では本発明の段差緩和に加えゲート上
層部の改質層の２層絶縁層が有効で」二連した欠陥等を
ほぼ皆無にできマトリックス型の液晶デイスプレィの製
造歩留りを大幅に向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の高耐圧半導体重Ｃの２層配
線構造の模式図、第２図は本発明の他の実施例の半導体
配線構造の模式図、第３図、第４図、第５図及び第６図
は本発明のさらに他の実施例の液晶デイスプレィ用薄膜
トランジスタの一画素当りの模式図を示す。 １０　半導体基板またはガラス基板、２０・・下層電極
層またはゲート電極、２１・・配線改質層、２０１・・
・下層膜、２０２・上層膜、２０３・Ａｌ２０３膜、３
０・・層間絶縁膜、４０・上部電極。

Claims (1)

1. 【特許請求の範囲】 １、基板上に第１の導電線配線層を形成し、更にその配
   線を含む表面を絶縁膜で被覆し、その絶縁膜上に第２の
   導電性膜又は半導体膜を形成した半導体装置において、
   第１の導電性配線層を２種類以上の薄膜からなる積層構
   造とし、その少なくとも最上層の一部を改質して絶縁膜
   としたことを特徴とする半導体装置の配線構造。 ２、請求項１記載の第１の導電性配線層の積層構造は、
   絶縁膜で改質される上層のパターンが配線層となる下層
   のパターンより小さいことを特徴とする半導体装置の配
   線構造。 ３、請求項１記載の第１の導電性配線層の積層構造は、
   配線層となる下層のパターンを含む表面上に上層膜を積
   層し、これを絶縁膜に改質したことを特徴とする半導体
   装置の配線構造。 ４、請求項２記載において、絶縁膜に改質される導電膜
   は配線層となる導電膜に比べて、エッチングされやすく
   、かつ改質されやすい性質であることを特徴とする半導
   体装置の配線製造方法。 ５、請求項１記載において、第１の導電性配線層の積層
   構造の上層の改質は陽極化成による酸化、プラズマ処理
   による酸化、窒化、炭化またはこれらの併合によること
   を特徴とする半導体装置の配線製造方法。 ６、請求項１記載において、積層構造の第１の導電性配
   線層はＡｌとし、配線となる下層は絶縁膜に改質される
   上層に比べて緻密であることを特徴とする半導体装置の
   配線構造。 ７、請求項１記載において、積層構造の第１の導電配線
   層は、配線となる下層にはＡｌ、Ｃｕ、絶縁膜に改質さ
   れる上層にはＴａ、Ａｌのいずれかからなることを特徴
   とする半導体装置の配線構造。 ８、透明な絶縁基板上に、半導体薄膜を用いて、ソース
   領域、ドレイン領域及びゲート領域からなり、該領域に
   それぞれソース電極、ドレイン電極及びゲート電極を具
   備し、さらに上記該ドレイン電極及びゲート電極はそれ
   ぞれドレイン線電極及びゲート線電極に連結して一対の
   薄膜トランジスタを形成し、該薄膜トランジスタをマト
   リックス状に配置した液晶表示装置において、上記該ゲ
   ート線電極が厚さ方向で下部層電極と上部層電極とに区
   別される積層配線構造としたことを特徴とする液晶表示
   用薄膜トランジスタ。 ９、請求項１〜７記載のそれぞれを、請求項８記載の液
   晶表示用薄膜トランジスタに適用したことを特徴とする
   液晶表示用薄膜トランジスタ。 １０、請求項８記載のゲート線電極の積層配線において
   、その積層配線膜は成膜装置の同一チャンバー内で成膜
   条件を変えることで連続的に形成したことを特徴とする
   液晶表示用薄膜トランジスタ。 １１、請求項４記載において、配線層は下層膜から上層
   膜において、エチチングされやすさから連続的に形成し
   たことを特徴とする半導体装置の配線製造方法。