KR100252725B1 - 집적회로와 그 제조방법 - Google Patents

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순페이 야마자끼
준 고야만
도시미츠 고누마
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순페이 야마자끼
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Abstract

알루미늄 또는 주로 알루미늄으로 구성되는 재료로 만들어진 전도성 배선을 사용하는 집적회로, 힐콕과 휘스커에 기인한 결함이 방지된다. 집적회로는 TFTs로 구성된다. 게이트 배선은 알루미늄으로 만들어진다. 게이트 배선을 형성하기 위한 금속피막이 패터닝되기 전에 슬릿이 혼선과 쇼트가 힐콕과 휘스커의 발생에 의해 일어나기 쉬운 지역들에 형성된다. 슬릿안쪽의 표면이 양극 산화된다. 슬릿이 구비된 지역들을 이용하여 전도성 배선이 형성된다. 상기 방법으로, 양극 산화동안, 원하지 않는 스트레스가 방지된다. 추가로, 원하는 전류가 배선 패턴의 과도한 복잡성 때문에 양극 산화동안 인가될 수 없은 가망은 없다.

Description

집적회로와 그 제조방법
제1(a)도-제1(g)도는 본 발명에 따른 방법의 개념을 예시하는 도면.
제2(a)도-제2(e)도는 공정순서를 예시하는 본 발명의 실시예 1에 따른 모노리딕 활성 매트릭스 회로의 단면도.
제3도는 실시예 1에 따른 모노리딕 활성 매트릭스 회로의 블록 다이어그램.
제4(a)도는 제3도에 나타난 모노리딕 활성 매트릭스 회로의 도해도.
제4(b)도는 양극 산화 단계를 예시하나, 제4(a)도와 유사한 도면.
제5(a)도-제5(c)도는 전도성 배선을 형성하는 선행기술을 예시하는 모노리딕 활성 매트릭스 회로의 단면도.
제6(a)도-제6(c)도는 본 발명의 실시예 2에 따라 전도성 배선을 형성하는 방법을 예시하는 모노리딕 활성 매트릭스 회로의 단면도.
제7(a)도는 본 발명의 실시예 3에 따른 박막 집적회로의 다이아그램.
제7(b)도는 제7(a)도에 나타난 회로에 상당한 회로의 다이아그램.
제8(a)도와 제8(b)도는 실시예 3에 따라 박막 집적회로를 제조하기 위한 순서를 예시하는 도면.
제9(a)도와 제9(b)도는 실시예 3에 따라 박막 집적회로를 제조하기 위한 순서를 예시하는 도면.
제10(a)도는-제10(d)도는 실시예 3의 공정순서를 예시하는 박막 집적회로의 단면도; 및
제11(a)도와 제11(b)도는 실시예 3의 공정을 예시하는 박막 집적회로의 단면도.
본 발명은 금속 전극과 금속 배선을 사용하는 집적회로에 관한 것이다. 본 발명은 또한 이러한 집적회로를 제조하는 방법에 관한 것이다.
설계 규칙이 감소함에 따라 배선 제작기술도 보다 어려워지고 있다. 또한, 장치 크기가 작아짐에 따라, 각 전도성 배선의 저항도 더이상 무시될 수 없다. 그러므로, 각 전도성 배선은 이용가능한 최소저항을 갖는 물질로 만들어지는 것이 요구된다. 작은 저항을 갖는 배선재료로는 알루미늄 및 주로 알루미늄으로 구성된 재료가 있다.
그러나, 배선이 주로 알루미늄으로 이루어지는 금속재료로 만들어지는 경우, 알루미늄 성분은 비정상적으로 성장하고, 따라서, 배선을 변형시킨다. 즉, 힐콕(hillcock) 및 휘스커(whisker)가 생성된다. 더구나, 바람직하지 않은 모양이 만들어진다.
이 힐콕과 휘스커는 막의 형성을 가열동안, 레지스트의 애싱(ashing)을 위한 가열동안(산소 플라즈마에 의해 레지스트의 제거), 및 어닐링을 위해 사용되는 레이저 조사에 의해 유도된 가열동안 생성된다.
힐콕은 알루미늄의 비정상적 성장에 의해 생성된다. 특히, 알루미늄 성분이 비정상적으로 지역적으로 성장할때, 지역적으로 성장하는 부분들은 서로에 대해서 충돌하여 따라서, 볼록한 돌출부분을 가져온다. 휘스커는 알루미늄의 비정상적 성장에 의해 생성된 바늘 모양이거나 직사각형 돌출부이다. 힐콕과 휘스커의 원인들은 정확히 이해되지 않으나, 알루미늄에서의 몇몇 불순물 또는 알루미늄의 결정성 구조의 비균일성이 상기 원인들을 유도하는 것으로 여겨진다.
이들 힐콕과 휘스커는 수 마이크로미터의 길이에 걸쳐 성장하고, 그러므로, 서로 오직 수 마이크로미터 떨어진 다수의 전도성 배선과 성분을 포함하는 집적회로가 제조되는 경우, 힐콕과 휘스커는 매우 장애가 된다.
힐콕과 휘스커를 억압하는 한 방법은 알루미늄에 미량의 희토류 원소, 실리콘 또는 다른 원소를 첨가하는 것이다. 그러나, 원소가 400℃를 넘는 온도로 가열될 경우, 힐콕과 휘스커가 다시 생성된다. 더구나, 제조단계의 초기단계에서 게이트 배선과 같은 알루미늄 배선의 형성에 대한 요구가 증가하고 있다. 이 경우에, 힐콕과 휘스커의 문제는 보다 심각한 결과를 일으키 그 이유는 알루미늄 배선이 공정의 가열 단계동안 또는 이온주입과 같은 가열을 불가피하게 포함하는 다른 단계동안 가열을 자주받기 때문이다.
힐콕과 휘스커는 수직으로 또는 수평으로 간격진 전도성 배선이 이들에 의해 서로에 대해 짧아질 수 있기 때문에 문제점이다. 설계 규칙과 배선 피치가 감소함에 따라, 이 문제는 보다 뚜렷하게 된다. 특히, 배선 피치가 2μm 이하로 감소되는 경우, 측부 힐콕과 휘스커에 기인하여 인접한 전도성 배선의 쇼트(shorting) 수직으로 인접한 전도성 배선이 쇼트가 문제를 제기한다.
상이한 층들에 존재하는 전도성 배선들이 서로 교차하는 위치들에서, 배선의 하층상에 층간 절연막(예로, 산화 실리콘으로 만들어짐)을 형성하고, 층간 절연막상에 배선의 상부층을 형성하는 것이 바람직하다. 이 경우에, 층간 절연막의 단차 피복성(step coverage)이 양호하지 않는 경우, 이때, 배선의 상부층이 상기 단계에서 파괴되거나, 국부적 저항 증가가 유도될 것이다. 알루미늄으로 만들어진 배선층 또는 주로 알루미늄으로 구성되는 물질이 형성되고, 층간 절연막이 형성되는 경우 및 배선의 제2층이 추후 형성되는 경우, 층간 절연막의 단차 피복성이 상기 언급된 바와 같이 불가피하게 생성된 힐콕과 휘스키에 의해 열화된다. 결과적으로, 층간 절연막에 형성된 배선의 제2층이 상기 단계에서 파괴되거나 다른 문제점을 제기한다.
상기 문제를 해결하기 위한 또다른 기술이 제기되었다. 특히, 전도성 배선이 알루미늄과 같은 양극 산화될 수 있는 금속 물질로 형성된다. 양극으로서 배선을 사용하여 양극 산화공정이 수행된다. 양극산화막이 전도성 배선의 노출된 표면에 형성된다. 예를들어, 전도성 배선이 알루미늄 또는 주로 알루미늄으로 구성된 물질로 만들어지는 경우, 알루미늄 또는 주로 알루미늄으로 구성되는 재료로 만들어진 산화막이 배선의 상부 및 측표면에 형성된다. 이는 배선의 상부 및 측표면을 강화하여, 힐콕과 휘스커의 발생을 억압한다.
그러나, 양그산호를 수행하기 위하여, 실제적 회로 배선 패턴과 다른 패턴이 형성되어야 한다. 양극 산화후, 요구되는 전도성 패턴은 모든 전도성 배선에 전류를 인가하는 것이 가능하기 위하여 에칭 기술에 의해 만들어져야 한다. 이는 제조단계들의 수를 증가시키고, 따라서 바람직하지 않다. 특히, 선행 패터닝 단계가 회로 전도성 배선의 형성후에 수행되고, 따라서 원하지 않는 에칭이 일어나는 경향이 있다. 결과적으로 제조수율의 견지로 볼때 이는 바람직하지 않다.
추가로, 설계규칙과 라인폭이 감소됨에 따라, 양극 산화 동안 유도된 스트레스는 전도성 배선이 변형되고 파괴되게 한다. 상기 문제는 특히 전도성 배선이 기하학이 보다 복잡한 경우 뚜렷하다.
추가로, 설계 규칙과 라인폭이 감소됨에 따라, 전도성 배선 저항에 의한 양극 산화 동안 야기된 전압 강하가 효과를 생성한다. 즉, 전압이 강하됨에 따라, 형성된 양극 산화막의 두께가 변한다.
이 문제는 전도성 배선 저항에 기인하여 양극 산화 동안 전압 강하를 없애기 위하여 필요한 것 이상으로 각 전도성 배선의 단면적을 증가시켜 해결될 수 있다. 그러나, 배선의 단면적을 증가시키는 것은 회로 집적 밀도를 증가시키는 것을 방해한다.
양극 산화 기술은 전도성 배선 또는 전극이 알루미늄 또는 주로 알루미늄으로 구성된 재료로부터 형성된 경우 힐콕과 휘스커를 방지할 수 있다. 그러나, 상기 언급된 다양한 문제가 일어난다. 알루미늄 외에, 탄탈과 같은 양극산화될 수 있는 전도성 재료가 알려져 있다. 상기 기술된 문제는 이들 재료가 사용된 경우 다시 일어난다.
본 발명의 목적은 전도성 배선 또는 전극이 알루미늄 또는 주로 알루미늄으로 구성되는 재료로 부터 형성되는 양극 산화 기술의 사용에 의한 힐콕과 휘스커의 발생을 억압하기 위한 기술을 제공하는 것이다.
본 발명의 또다른 목적은 전도성 배선이 양극 산화될 수 있는 어느 재료로 부터 형성된 때 양극 산화 동안 여태까지 유도된 앞서의 문제를 방지하기 위한 기술을 제공하는 것이다.
본 발명의 보다 특이한 목적은 양극 산화기술이 이용된다 하더라도, 집적회로의 집적 밀도를 열화로 부터 방지하기 위한 기술을 제공하는 것이다.
본 발명에 따른 방법은 (1) 주로 알루미늄으로 구성되는 금속재료를 준비하는 단계; (2) 기판에 금속재료로 부터 금속피층을 형성하는 단계; (3) 제1마스크를 사용하여 금속피층을 에칭하는 단계; (4) 금속피층의 표면상에 슬릿의 측 표면상에 양극 산화물 배리어(barrier)형 금속피층(metallization)을 형성하기 위하여 금속피층을 양극산화하는 단계; (5) 제2마스크를 사용하여 전도체 패턴으로 배리어형 금속피층을 에칭하는 단계를 포함한다.
슬릿은 주로 인접한 전도성 배선들이 서로 매우 밀접하게 간격진 부분, 전형적으로, 배선 피치가 2μm 미만인 부분, 또는 금속피층의 상부층의 배선이 교차하는 부분에서 주로 위치한다. 이 경우에, 슬릿폭은 배선피치와 동의어이다. 슬릿은 직사각형과 같은 가장 간단한 모양을 갖도록 만들어진다. 이는 상기 단계(4)에서의 양극 산화동안 스트레스에 기인하여 변형을 최소화 시킨다.
실질적으로 어떤 금속피층도 비고의적인 에칭 잔류물 외에는 슬릿안에 남지 않는다. 그 이유는 각 슬릿의 양 단부에서의 금속피층의 측 표면이 양극 산화되는 것이 필요하기 때문이다. 금속피층이 알루미늄으로 만들어진 경우, 스칸듐, 이트륨 또는 지르코늄의 0.1 내지 0.5중량%가 첨가될 수 있다.
본 발명이 모노리딕 활성 매트릭스 회로에 적용되는 경우, 활성 매트릭스 회로로 구성되는 반도체 집적회로 및 활성 매트릭스 회로를 구성시키기 위한 구동회로; 양 반도체 집적회로와 구동회로는 같은 공정에 제조된다), 다음 공정 단계들이 채택될 수 있다:
(1) 양극 산화될 수 있는 금속피층이 기판상에 형성되고; (2) 금속피층이 구동회로를 위한 영역에서만 슬릿을 형성하기 위하여 제1마스크를 사용하여 에칭되며, (3) 금속피층이 금속피층의 표면에 및 슬릿의 측면에 양극 산화 배리어형 금속피층을 형성하기 위하여 양극 산화되고, (4) 금속피층이 구동회로와 활성 매트릭스 회료용 배선패턴을 형성하기 위하여 제2마스크를 사용하여 에칭되며, (5) 오직 활성 매트릭스 회로용 전도성 배선만이 양극 산화된다.
결과적으로, 일본 특허 공개 공보 제114724/1993호 및 제267667/1993호에 개시된 바와 같이, 양극 산화물이 게이트 전극의 측표면에 형성되고, 오프셋 구조의 박막 트랜지스터(TFTs)가 오직 활성 매트릭스 회로에서 양극 산화물을 사용하여 선택적으로 형성될 수 있다. 추가로, 주변회로를 형성하는 TFTs는 오프셋 구조를 갖도록 선택적으로 만들어질 수 있다. 이는 실시예 1에서 추가로 상세히 기술될 것이다.
본 발명에 따른 또다른 방법은 양극 산화될 수 있는 재료로 부터 막을 형성하는 단계; 막의 원하는 영역에서 슬릿을 형성하는 단계; 양극으로서 막을 사용하여 전해액 안에서 양극 산화를 수행하는 단계; 및 원하는 배선 패턴을 형성하기 위하여 막을 패터닝하는 단계를 포함한다.
상기 기술된 방법에서, 양극 산화될 수 있는 재료의 예에는 알루미늄 및 주로 알루미늄으로 구성되는 재료가 있다. 또다른 예는 탄탈일 수 있다. 그러나, 낮은 저항값 때문에, 알루미늄 또는 주로 재료로서 알루미늄으로 구성되는 재료를 사용하는 것이 바람직하다. 후자의 경우에, 미량의 불순물이 물리적 성질을 조절되기 위하여 알루미늄에 첨가된다.
더구나, 상기 기술된 방법에서, 전도성 배선이 고밀도로 놓여지는 영역들이 양극 산화를 받는 바람직한 영역으로서 선택되는 것이 필요하다.
상기 기술된 방법에 의해서 얻어진 박막 집적회로용 특정 회로 패턴이 제7(b)도의 상당회로의 실제적 배선 패턴의 평면도인 제9(b)도에 나타나 있다. 제9(b)도에서, 주로 알루미늄으로 구성되는 재료로 만들어진 전도성 배선은 (303)과 (301)에 의해 나타내진다. 이들 배선은 유리기판상에 형성된 TFTs용 게이트 배선과 게이트 전극(게이트 배선의 부분들로서 또한 작용하는)을 형성한다.
양극 산화물막(302)이 힐콕과 휘스커가 배제되어야 하는 부위들에 형성된다. 양극 산화물막(302)이 형성된 영역들이 힐콕과 휘스커로 부터 자유스럽기 때문에, 혼선 또는 단락 어느것도 인접한 전도성 배선사이에 생성되지 않는다. 전도성 배선이 특히 고 밀도로 놓인 영역들은 양극산화물막이 형성된 영역들로서 선택된다.
본 발명에 따른 추가의 방법이 양극 산화될 수 있는 재료로부터 막을 형성하는 단계; 막의 원하는 영역에서 슬릿을 형성하는 단계; 양극으로서 막을 사용하여 전해액에서 양극 산화를 수행하는 단계; 원하는 배선 패턴을 형성하기 위하여 막을 패터닝하는 단계; 및 이어서 라미네이트를 가열하는 단계들을 포함한다.
상기 기술된 방법에서 원하는 전도성 배선이 라미네이트가 배선 패턴의 형성후에 고의 또는 비고의적으로 가열된다면 양극산화된다. 결과로서, 힐콕과 휘스커가 상기 부분들에서 방지된다.
본 발명에 따른 또다른 방법은 주로 알루미늄으로 구성되는 재료 또는 알루미늄으로 부터 금속피막을 형성하는 단계; 금속피막의 원하는 영역에 슬릿을 형성하는 단계; 양극으로서 금속 피막을 사용하여 전해액내에서 양극 산화를 수행하는 단계; 원하는 배선 패턴을 형성하기 위하여 금속 피복막을 패터닝하는 단계, 및 양극 산화되지 않는 표면상에 힐콕 및/또는 휘스커의 형성을 허용하면서 적층을 추후 가열하는 단계들을 포함한다.
상기 기술된 방법에서, 적층은 양극 산화막이 원하는 영역에서 형성된 후 가열되기 때문에, 힐콕 또는 휘스커가 생성된다 할지라도, 앞서의 양극산화에 의해 만들어진 양극 산화막을 달리는 어려움을 일으킬, 영역들에서의 결함의 발생을 억압할 수 있다. 보다 특히는, 힐콕가 휘스커의 발생이 허용되는 영역은 양극 산화되지 않는다. 슬릿이 형성되고, 양극 산화가 이것이 필요한 영역에서만 수행된다. 그러므로, 양극 산화막은 형성된 전도성 배선이 원하는 측면에서만 형성된다. 이는 다리는 양극 산화동안 유도될 어려움을 회피할 수 있다. 즉, 양극 산화를 동반하는 원하지 않는 스트레스의 발생 및 전압강하에 기인한 양극 산화막 두께의 불균일성이 피해질 수 있다.
본 발명에 따른 집적회로는 양극 산회될 수 있는 재료로 만들어진 배선 패턴; 및 배선 패턴들의 부분들에 형성된 양극 산화막을 포함한다. 힐콕 및/또는 휘스커는 양극 산화막으로 코팅되지 않은 영역들에 형성된다.
본 발명의 기본적인 개념은 제1(a)도-제1(g)도로 참고로 하여 기술될 것이다. 먼저, 제1(a)도에 나타난 바와 같이, 양극산화될 수 있는 금속으로 만들어진 금속피층(2)이 기판(1)상에 형성된다. 마스크를 사용하여, 금속 피층(2)이 슬릿(3)을 형성하기 위하여 에칭된다(오직 하나만 도시됨).
이어서, 양극 산화 단계가 금속피층(2)의 표면에 배리어로서 작용하는 양극 산화물막(4)을 형성하기 위하여 수행된다. 이때, 양극 산화물막(5)이 또한 슬릿(3)에 면하는 금속피층의 측표면에 형성된다. 본 발명에서, 복잡한 전도성 배선이 산화되지 않고, 따라서, 양극 산화 동안 일어나는 스트레스는 금속피층 또는 슬릿을 거의 변형시키지 않는다(제1(b)도).
이어서, 제2마스크를 사용하여, 양극 산화물막과 금속피층이 전도성 배선(7)과 (8)을 형성하기 위하여 에칭된다. 점선(6)은 에칭에 의하여 금속피층에 형성된 절단부를 나타낸다.(제1(c)도).
제1(d)도는 제1 및 제2마스크의 평면도이다. 점선(6)은 제1(c)도의 점선에 상응한다. 점-및-대시 선(9)은 제1마스크를 나타내고, 실선(10)은 제2마스크를 나타낸다(제1(d)도).
제1(e)도는 제1(c)도에 나타난 구조의 평면도이다. 양극 산화물막(5)이 서로 밀접한 전도성 배선(7)과 (8)의 측표면에 균일하게 형성된다. 다른 측 표면상에 금속배선이 노출된다(제1(e)도).
제1(c)도 및 제1(e)도에 나타난 상태로 전도성 배선이 가열-처리되는 경우, 힐콕과 휘스커(11) 및 (12)이 제1(f)도에 나타난 전도성 배선의 측표면에 형성된다. 그 이유는 양극 산화물막(5)이 전도성 배선의 이들 측표면에 형성되지 않기 때문이다. 그러나, 힐콕과 휘스커가 이들 부분에서 생성된다면, 전도성 배선 간격이 크기 때문에 거의 결함이 생기지 않는다. 배선 간격이 작은 부분(13)에서, 양극 산화물막(5)은 배선의 측표면에 존재하고, 따라서, 힐콕도 휘스커도 생성되지 않는다(제1(f)도).
양극 산화막(5)이 존재하지 않는 경우, 힐콕과 휘스커(16)는 배선 간격이 작은 부분들에서 생성된다. 결과로서, 전도성 배선(7)과 (8)은 서로에 대해 짧아질 것이다(제1(g)도).
물론, 본 발명에서, 양극 산화막(4)은 각 금속 배선의 전체 상부 표면을 덮는다. 그러므로, 수직의 힐콕 및 휘스커가 거의 생성되지 않는다. 층간 쇼트(shorts)에 기인한 결함이 감소될 수 있다.
힐콕과 휘스커를 방지하기 위하여 전도성 배선의 표면에 양극 산화막을 형성하여 배선 단락을 방지하기 위하여, 다름 두 위치:(1) 각 배선의 상부 표면의 위치로서, 적어도 상부층에서 전도성 배선과 교차하는 부분인 위치; 및 (2) 각 배서의 측표면의 위치로서, 다른 전도성 배선에 밀접한 부분과 상부층에서 전도성 배선과 교차하는 부분의 위치에서 양극 산화막을 형성하는 것이 필요했다.
앞서의 것은 층간 쇼트를 방지하기 위해서 필요하고, 후자는 인접한 배선과 층간 쇼트 사이의 쇼트를 방지하기 위해서 요구된다. 이들 요구사항을 만족시키기 위해서, 각 전도성 배선의 전 상부표면에 걸쳐 및 또한 각 배선의 전 측표면에 걸쳐 양극 산화물막을 형성하는 것이 흔히 실제적이다. 결과적으로 이미 지적된 문제는 일어났다.
다른 한편, 본 발명에서, 슬릿은 금속피층이 패터닝되기 전에 오직 요구되는 부분에서 형성된다. 양극 산화물막은 각 전도성 배선의 전 상부 표면에 걸쳐 형성된다. 그러나, 각 배선의 측 표면과 관련하여, 양극 산화물막은 최소의 요구되는 부분에서만 형성된다. 그러므로, 자유도는 선행기술에 의해 제공되는 자유도에 비해 증가된다. 결과적으로, 문제는 보다 용이하게 해결될 수 있다.
추가로, 형성된 양극 산화물막이 두께는 불균일하게 되는 것이 방지된다. 또한, 스트레스의 발생은 방지될 수 있다.
양극 산화물막의 두께는 다음 이유로 불균일하게 되는 것으로부터 방지된다.
전도성 배선이 금속피층으로 부터 형성된다. 대부분의 금속피층은 막으로서 남는다. 슬릿은 금속피층의 부분들에 형성된다. 상기 조건하에서, 양극 산화공정이 수행된다. 결과적으로, 양극 산화동안 발달된 전압강하는 거의 무시될 수 있다.
스트레스의 생성은 다음 이유로 방지될 수 있다. 금속피층을 복잡한 미세라인으로 포토리소피 그래프 패터닝하고 양그 산화공정을 하는 것으로 구성된 방법과 달리, 특정 부분들에 슬릿이 제공된 막이 양극 산화된다. 결과적으로 생성된 스트레스는 거의 어떤 문제점도 가져오지 않는다.
본 발명의 다음 목적과 특징이 하기의 기술과정에서 나타날 것이다.
[실시예 1]
본 실시예는 제2(a)도-제2(e)도, 제3도, 제4(a)도 및 제4(b)도를 참고로 하여 기술된다. 본 실시예는 제3도에 나타난 구조의 모노리딕 활성 매트릭스 회로를 사용하는 액정 디스플레이에 관한 것이다. 제2(a)도-제2(e)도는 주로 게이트/소스 구동기 및 픽셀 TFTs를 포함하는 부분들을 보여준다. 본 실시예의 활성 매트릭스 회로의 모습이 제4(a)도에 나타난다.
본 실시예에서, 픽셀 스위칭 트랜지스터, 또는 픽셀 TFTs는 게이트 전극을 갖고, 양극 산화물이 상기 인용된 일본 특허 공개 공보 제114724/1993 또는 267667/1993에 기술된 바와 같이 게이트 전극의 측 표면에 형성된다. 얻어진 가장 큰 유리한 점은 역전압이 게이트에 인가될 때 (off 상태), 리크 전류가 상기 인용문헌에서 기술된 바와 같이 오프셋 효과에 의해 크게 감소될 수 있다. 이 특성은 확실성을 갖고 캐패시터 또는 픽셀을 교차하여 전압을 유지하는데 요구되는 동역학적으로 작동하는 활성 매트릭스 회로 스위칭 TFT에 필요하다.
그러나, 주변 논리 회로에서 특히, 공전(statically) 또는 반공전으로 작동하는 주변 논리회로에서, 리크 전류는 심각한 문제를 제기하지 않는다. 특히, 인버터 회로에서, 큰 역 바이어스 전압이 게이트 전극에 인가되지 않고, 따라서, 게이트 전극에서 전위가 0일때 생성된 리크 전류가 실제적으로 만족스럽게 작은 것이 필요하다. 즉, 회로는 오프셋 구조가 달성되지 않는다하더라도 충분히 기능한다.
활성 매트릭스 부분이 게이트 배선이 아주 간단한 구조를 갖는다. 다른 한편, 주변 논리회로는 구조에서 일반적으로 복잡하고, 복잡한 배선을 갖는다. 추가로, 연결이 사용된다. 금속전극을 양극 산화물로 코팅하는 것이 시도되지만, 전도성 배선의 복잡성 때문에, 전력을 공급하는 것이 불가능하다. 오직 양극 산화를 고려하여 전도성 배선이 설계되는 경우, 집적 밀도는 크게 열화된다. 특히, 설계 규칙을 3μm 미만으로 감소시키는 것이 매우 어렵다.
따라서, 본 실시예에서, 상기 인용된 일본 특허 공개 공보 제114724/1993 또는 267667/1993호에 기술된 바와 같이 양극 산화물을 이용하는 오프셋 게이트 구조가 픽셀 TFTs를 위해서만 사용된다. 오프셋 게이트 구조는 구동 회로용 TFTs를 위해 사용되지 않지만 정상적 TFTs가 사용된다.
본 발명의 모노리딕 활성 매트릭스 회로를 제조하기 위한 공정 순서가 제2(a)도-제2(e)도를 참조하여 하기 기술된다.
먼저, 1000 내지 3000Å의 두께를 갖는 산화 실리콘막이 코닝(Corning) 7059 유리로 만들어지고, 300mm×300mm 또는 100mm×100mm로 측정되는 기판상의 버퍼 산화막(202)으로서 형성된다. 이 실리콘 산화막은 산소 분위기에서 스퍼터링 또는 플라즈마 CVD에 의해 형성될 수 있다.
이어서, 비정질 또는 결정성 실리콘막이 플라즈마 CVD 또는 LPCVD에 의해 300 내지 1500Å, 바람직하게는 500 내지 1000Å의 두께로 형성되었다. 결정성 실리콘막을 얻기 위해서, 비정질 실리콘막이 형성되고, 이어서 레이저광 또는 상당한 강광(광-어닐링)에 의해 조사되거나 오랜시간 동안 500℃ 이상의 온도에서 어닐링된다. 열 어닐링에 의해 결정화 후, 광-어닐링이 결정성을 증가시키기 위하여 수행될 수 있다. 추가로, 열 어닐링을 이용하는 결정화 동안, 니켈과 같은 실리콘의 결정화를 조장하기 위한 촉매원소가 일본 특허 공개 공보 제244103/1994호와 제244104/1994호에 기술된 바와 같이 첨가될 수 있다.
그후, 실리콘막이 활성층(203)(구동회로를 형성하는 TFTs용) 및 활성층(204) (픽셀 TFTs용)을 형성하기 위하여 에칭되었다. 이어서, 게이트 절연막(205)이 산소 분위기에서 스퍼터링에 의해 500 내지 2000Å 두께로 실리콘 산화물로부터 형성되었다. 게이트 절연막을 형성하는 실리콘 산화막이 플라즈마 CVD에 의해 생성될 수 있다.
본 발명에서, 게이트 절연막(205)은 바람직하게는 충분한 파괴 전압을 가진다. 그 이유는 고 전계장이 양극 산화단계동안 게이트 전극과 실리콘 활성층 사이에 인가되기 때문이다. 그러므로, 게이트 절연막이 플라즈마 CVD에 의해 얻어진 실리콘 산화막으로 부터 형성된 경우, 가스성 조재료로서 일산화 질소(N2O)를 사용하는 것이 바람직하다. 달리는 산소(O2)와 모노실란(SiH4)이 사용될 수 있다(제2(a)도).
이어서, 2000Å 내지 5μm, 바람직하게는 2000 내지 6000Å의 두께를 갖고, 0.1 내지 0.5중량%의 스칸듐을 함유하는 알루미늄 막 (206)이 스퍼터링에 의해 라미네이트의 전 표면에 걸쳐 형성되었다.
이어서, 제2(b)도에 나타난 바와 같이, 전도성 배선에 인접하여 형성된 알루미늄막(206)의 부분들이 슬릿(207)과 (200)을 형성하기 위하여 제1마스크를 사용하여 에칭되었다. 그후, 라미네이트가 전해액내에 놓였다. 전류가 알루미늄막(206)의 표면에 및 슬릿(207)과 (200)의 측표면에 양극 산화막(208)을 형성하기 위하여 알루미늄 막(206)을 통해 통과되었다. 양극 산화막 양극 산화 전압이 40V인 것 이외에는 상기 인용된 일본 특허 공개 공보 제267667/1993에 기술된 조건에 유사한 조건하에서 실행되었다. 결과적으로, 얻어진 양극 산화물막(208)의 두께는 약 700Å이었다(제2(b)도).
이어서, 제2마스크를 사용하여, 알루미늄 막(206)과 양극 산화물막(208)이 전도성 배선(209), (210)과 게이트 전극/배선(211),(212)을 형성하기 위하여 에칭되었다. 픽셀 TFTs의 게이트 전극(212)이 양극 산화를 위한 급전선(도시되지 않음)과 연결되도록 모두 설계되었다(제2(c)도).
다른 한편, 주변 논리회로의 게이트 전극 및 배선(209)-(211)이 양극 산화를 위한 급전선으로부터 전기적으로 절연되었다. 이어서, 라미네이트가 전해액에 놓이고, 전류가 게이트 전극과 배선(212)을 양극 산화시키기 위하여 양극 산화를 위한 납배선을 통해 통과되었다. 양극 산화 조건은 양극 산화 전압이 80V인 것을 제외하고는 상기 인용된 일본 특허 공개 공보 제267667/1993호에 기술된 조건과 유사했다. 얻어진 양극 산화물막(213)은 약 1400Å의 두께를 가졌다.
게이트 전극과 배선(212)을 양극 산화시키기 위한 단계에서, 양극 산화용 급전선은 제4(b)도에 나타난 바와 같은 악어잎 클립과 같은 급전클립으로 라미네이트에 부착시키고, 전류를 인가했다. 결과적으로, 제2(d)도에 나타난 바와 같이, 양극 산화물막(213)이 전 상부 표면에 걸쳐 및 양극 신호를 위한 급전선과 연결된 게이트 배선과 전극(212)의 각각의 전 측표면에 걸쳐 형성된다.
상기 방법으로 실질적으로 중성 용액내의 양극 산화에 얻어진 양극 산화물막(213)은 치밀하고 단단하며 높은 파괴 전압을 가졌다. 파괴 전압은 양극 산화동안 인가되는 최대 전압의 70%를 넘었다. 이 양극 산화물은 양극 산화물 배리어 금속 피복이라고 언급된다.
최종적으로, 홈이 게이트 전극/배선(212)과 양극 산화를 위한 급전선 사이의 경계면에서 다이아몬드 커터를 사용하여 생성된다. 따라서, 게이트 전극/배선(212)와 급전선이 단절된다. 이 제조단계는 또한 레이저 스크라이빙(laser scribing) 기술에 의해 또한 수행될 수 있다.
이어서, 불순물 이온이 게이트 전극 부분(즉, 게이트 전극과 그의 주변 양극 산화막)을 마스크로서 사용하여 자기-정합 이온 주입법에 의해 TFTs(203)과 (204)의 섬형상 활성층으로 도입되었다. CMOS 회로가 구동회로로서 사용된 경우, 도핑이 잘 알려진 CMOS 제조기술에 의해 수행될 수 있다. 본 실시예에서, 인이 도펀트 가스로서 포스핀(PH3)을 사용하여 전표면에 먼저 주입되었다. 이어서, N-형 영역이 형성될 부분들만이 포토레지스트로 코팅되어 도펀트 가스로서 디보란(B2H6)을 사용하여 도입되었다.
본 실시예에서, 이온 주입이 다음 조건하에서 수행되었다:인의 도즈량은 4×1014내지 4×1015원자/cm2이고; 붕소의 도즈량은 1 내지 8×1015원자/cm2이었다. 붕소의 도즈량은 인이 것보다 높게 설정되었다. 인에 대한 가속전압은 80 내지 95KV이었다. 봉소에 대한 가속전압은 60 내지 75KV이었다. 결과적으로, 구동회로용 N-형 영역(214)과 픽셀 TFT용 N-형 영역(215)이 형성되었다. 구동회로용 P-형 영역(도시되지 않음)이 유사하게 형성되었다(제2(d)도).
이어서, 라미네이트가 불순물 주입에 의해 열화된 부분들의 결정성을 치유하기 위하여, 248mm의 파장과 20nsee의 펄스폭을 갖는 KrF 엑시머 레이저로 조사되었다. 레이저 광의 에너지 밀도는 200 내지 400mJ/cm2, 바람직하게는 250 내지 300mJ/cm2이었다. 결과적으로 N- 및 P-형 영역들이 활성화 되었다. 이들 영역들이 시트 저항은 200 내지 800Ω/평방이었다.
그후, 산화 실리콘이 전표면에 플라즈마 CVD에 의해 3000 내지 6000Å의 두께로 층간 절연체(216)로서 형성되었다. 이 층간 절연물은 질화규소막 또는 산화규소의 질화규소의 다층막으로 만들어질 수 있다. 층간 절연물(216)을 습식 에칭법에 의해 에칭해서 N-형 영역, P형 영역에 콘택트 홀을 형성한다. 그리고, 스퍼터링법으로 두께 2000-6000Å의 티탄막을 만들고 이것을 에칭해서 구동회로용 전극, 배선 (218), (219) 및 픽셀 TFT용 전극 (220), (221)을 형성하였다. 이와 같이 하여 주변 논리회로와 액티브 매트릭스 회로를 일체화하여 형성되었다(제2(e)도).
이어서, 스퍼터링법으로 ITO(인디움-주석 산화물) 등의 투명 전도성막에 의해 픽셀전극을 만들면, 활성 매트릭스 형 디스플레이의 TFT 기판이 완성된다. 예를들어, 전도성 배선(209)와 (210)의 측표면에 양극 산화물(208)의 존재는 전도성 배선(209)와 (210)이 서로 쇼트되는 것을 방지한다. 본 실시예에서, 픽셀 TFT의 게이트 전극/배선(212)과 같은 알루미늄 배선을 양극화해서 1000Å을 넘는 비교적 두꺼운 양극 산화물막을 형성할 필요가 있는 부분이 회로의 일부에 존재한다. 본 발명은 이러한 회로에 대한 큰 유용성과 함께 적용될 수 있다.
더 상세히 말하면, 선행기술에서 힐콕과 휘스커를 막기 위해서 실리콘이 알루미늄 성형 게이트 전극/배선에 첨가되었다. 그러나, OFF SET 구조가 가능한 두꺼운 양극 산화물막을 얻기 위해서 알루미늄에 다량이 실리콘을 첨가하는 것은 적절치 않다. 보통은 본 실시예에서 나타난 것처럼 저농도의 불순물이 첨가된 알룸늄이 쓰여진다. 그래서, 두꺼운 양극 산화물막이 형성되는 부분이외의 배선에 힐콕과 휘스커가 다발할 경향이 있다. 본 발명은 이러한 문제점들을 효과적으로 제거할 수 있다.
본 실시예에서는 구동회로를 형성하는 TFT들의 전극과 배선의 측면이 최소 양극 산화물을 형성하도록 부분적으로 양극산화된다. 특별히 고집직도의 복합회로를 형성하는 TFT(그림 3에 나타낸 시프트 레지스터 회로를 형성하는 TFT와 같은 것)들에서 슬릿은 본 실시예에서와 같이 게이트 배선에 형성되고 최소 양극 산화물이 만들어진다. 다른 TFT들에 대해서는 각각의 게이트 전극이 주변 전체에 걸쳐 양극 산화물이 형성된다. 이러한 TFT들은 픽셀전극과 같은 방법으로 OFF SET 구조를 갖도록 만들어 질 수 있다.
[실시예 2]
본 실시예는 제6(a)도-제6(c)도에 표시된 구성을 채용하는 것을 특징으로 한다. 박막 집적회로를 구성할 경우, 상부 전도성 배선이 하부 전도성 배선과 교차하는 구조가 필요한 경우가 있다.
이러한 경우에 있어서 배선 재료로서 알루미늄 또는 알루미늄을 주성분으로 하는 재료를 사용할 경우는 힐콕이나 휘스커에 의해 상하로 교차하는 배선 사이에서 수직 쇼트가 발생된다.
이러한 문제들은 전술한 기술로서 해결된다. 즉, 전술한 바와 같이 알루미늄 배선이 형성된 후에, 노출된 그 상면 및 측면에 양극 산화에 의한 산화막이 형성된다.
그러나 전도성 배선을 형성한 후에 양극 산화를 행하면 양극 산화시 생성된 스트레스에 의해 배선이 변형, 파괴되는 불량 모드가 빈발되어 원료에 대한 제품의 양품율이 떨어지게 된다. 특히 복잡한 회로패턴을 형성하는 경우는 이 현상이 현저하다.
이러한 현상을 피하기 위한 방법으로서는 패터닝에 의해 전도성 배선을 형성하기 전에 배선을 형성하기 위한 출발막의 표면에 양극 산화물막을 형성하는 방법이 있다. 이 방법을 이용한 예가 제5(a)도-제5(c)도에 표시되어 있다.
우선 절연표면을 갖는 기판이나 기초부(예를 들면 절연막의 표면(5))에 배선을 구성하기 위한 알루미늄을 주성분으로 하는 막(502)를 스퍼터링법등에 의해 성막한다.
이 알루미늄을 주성분으로 하는 금속피막은 패턴에 의해 각종 배선을 구성하기 위한 것이다.
이 상태에서 그 표면에 양극 산화 공정에 의해 얇게 치밀한 양극 산화물막 (503)이 형성된다(제5(a)도).
이 양극 산화물막(503)을 형성하여 수직의 힐콕이나 휘스커가 발생하는 것을 막을 수가 있다. 따라서 교차하는 상하 배선 사이에서 쇼트를 방지할 수가 있다.
그리고 알루미늄을 주성분으로 하는 금속피막 (502)를 에칭하는 것에 의해 배선 패턴(504)를 형성한다. 이때 알루미늄을 주성분으로 하는 금속피막의 에칭에 웰 에칭을 하면 등방성의 에칭이 진행된 결과(500)으로 표시되는 것처럼 배선(504)의 측면이 얇아진다.
배선(504)를 형성한 후에 층간 절연막(506)을 성막하고 또한 2층째의 금속피막을 형성한다.
이때 층간절연막 (506)의 표면에서 (507)로 표시된 피복성이 나쁜 부분이 형성되어 진다. 그 이유는, 배선(504)의 측표면(500)이 배선의 형성을 위한 패터닝동안 에칭된다(제5(b)도).
이 상태에서 배선(504)와 교차하는 배선(508)을 형성하면(509)로 나타나는 영역에서 배선(508)의 파괴, 또는 부분적인 저항의 증가라고 하는 문제가 생긴다(제5(c)도).
상기 기술된 방법에서, 전도성 배선은 양극 산화동안 생성된 스트레스에 의해 변형되거나 파괴되지 않는다. 이 방법은 수직쇼트를 방지하는데에 효과적이다. 그러나, 제5(c)도의 (509)로 표시한 것처럼 상측에 형성된 배선에 불량이 발생된다고 하는 문제가 있다.
이 문제를 해결하기 위해서 본 실시예에서는 제6(a)도-제6(c)도에 나타난 구성을 택한다. 우선 절연표면을 갖는 기판이나 기초부(501) 상에 알루미늄을 주성분으로 하는 금속피막(502)을 성막한다(제6(a)도).
다음에 후에 배선이 교차하는 부분에 대해서 제1의 패터닝을 행해 슬릿(603)을 형성한다.
이 슬릿(603)은 상측의 금속피막에만 형성된다. 양극 산화공정에서 양극 산화막이 형성된다. 그러면 슬릿이 형성된 부분에서 그 측면에 양극 산화물막(605)가 형성된다(제6(b)도).
제6(b)도에 나타낸 조건하에서 (604) 부분이 후에 배선을 형성하는 일부분이 된다. 다음에 제2회의 패터닝이 행해지므로서 1층에 전극과 배선(604)가 형성된다(제6(c)도).
상기 패터닝 단계동안, 제1층의 전극과 배선(604)이 상부 금속피층(배선의 제2층을 형성한다)과 교차하는 부분인 배선에서의 전극과 배선(604)의 측표면이 슬릿(603)의 존재 때문에 에칭되지 않는다.
층간 절연막(606)이 형성된다. 이때 제5(a)도-제5(c)도에 표시한 것과 같은 문제는 생기지 않는다. 그리고 2층째의 금속피막(508)을 형성한다. 이렇게 구성된 경우 2층째의 금속피층에 제5(c)도의 (509)로 표시된 것과 같은 부분이 형성되지 않기 때문에 불량의 발생을 막을 수가 있다.
[실시예 3]
본 실시예에서는, 결정성을 갖는 실리콘박막을 이용한 박막 트랜지스터가 고밀도로 내장되어 박막 집적회로를 구성하는 것이다. 제7(a)도와 제7(b)도에 본 실시예로 나타낸 박막 집적회로의 예를 나타낸다. 제7(b)도는 제7(a)도의 등가회로이다. 이들 도면에 나타낸 구성은 N-채널형의 박막 트랜지스터와 P-채널형의 박막 트랜지스터와를 상호 보완형으로 구성한 인버터회로를 2단으로 배치한 것이다.
제7(a)도와 제7(b)도에 나타낸 회로는 제3도에 나타낸 것과 같은 활성 매트릭스형의 액정표시장치의 주변구동회로를 형성하는 아나로그 버퍼회로로서 이용된다. 제7(a)도, 제7(b)도에는 기본적인 단순한 구성을 표시한다. 실제로는 표시된 회로나 기타 필요로 되는 회로가 복잡하게 조합되어 박막 집적회로가 구성된다.
제7(a)도, 제7(b)도에 나타낸 회로는 활성 매트릭스 액정표시장치에 사용되고, 기판으로서 유리기판이 이용된다. 유리기판상에 형성된 박막 반도체를 이용해서 박막 트랜지스터가 만들어진다.
제7(a)도와 제7(b)도에 나타낸 회로에서는, (101) 사선부가 게이트 배선의 일부분이고 연장부분은 게이트 전극을 구성한다. 또 (103)으로 표시되어 있는 배선(103)은 1단째의 인버터 회로의 출력과 2단째의 인버터 회로의 입력과를 접속하는 배선이다. 이 배선(103)은 게이트 배선(101) 상에 형성된 층간 절연막(나타나 있지 않음) 상에 형성된 2층째의 배선이 된다. 편의상 배선(101)을 1층째의 금속피층이라고 하고 (103)을 2층째의 금속피층이라고 한다.
일반적으로 층간 절연막이 두께는 5000Å 이상이다. 따라서, 1층째의 금속피층인 게이트 배선(101)과 2층째의 금속피층인 (103)과는 층간 절연막 상하 간격을 5000Å 이상으로 유지한다.
더우기 이 두 배선은 서로 화살표(102)로 표시된 거리를 수평으로 유지한다.
제7(a)도와 제7(b)도에 나타낸 박막 반도체 회로 제작공정은 제8(a)도와 다음 도면에서 설명되어 있다. 본 실시예에서는, 기판으로서 유리기판을 사용한 경우의 예를 나타낸다.
물론 유리기판 이외에 그 표면에 절연막이 형성된 반도체 기판이나 기타 절연표면을 갖는 재료를 사용한 기판도 사용 가능하다.
우선 유리기판상에 버퍼막으로서 산화실리콘을 형성한다(나타나 있지 않음). 또한 그위에 플라즈마 CVD법에 또는 LPCVD법에 의해 비정질 실리콘(나타나 있지 않음)을 성막한다. 버퍼막의 두게는 예를 들면 3000Å이다. 비정질 실리콘막의 두께는 예를 들면 500Å이다. 그리고 가열처리 또는 레이저광의 조사 또는 그것들을 조합하는 방법에 의해 비저질 실리콘막을 결정화 시킨다.
다음에 결정성 실리콘막을 패터닝하는 것에 의해 제8(a)도에 나타낸 박막 반도체의 활성층인 섬형상의 실리콘막(801)-(804)를 형성한다. 패터닝 과정은 공지의 포토리스그라피 공정을 사용해도 된다. 즉, 레지스트 마스크를 형성하고 습식 에칭 또는 건식 에칭으로 불필요한 결정성 실리콘막을 제거하는 것에 의해 섬형상의 영역을 형성하면 된다. 이 공정에 의해 (801)-(804)로 표시한 섬형상의 실리콘막(801)-(804)이 형성된다.
제10(a)도는 제8(a)도의 선 A-A'로 자른 단면을 나타낸다. 제10(a)도에서 (401)은 유리기판이다. (402)는 유리기판상에 성막된 산화 실리콘 버퍼이다.
그리고 제10(b)도에 나타낸 것처럼, 산화규소(제8(a)도와 제8(b)도에 나타나 있지 않음)는 플라즈마 CVD나 스퍼터링에 의해 게이트 절연막으로서 형성된다. 이 산화 실리콘막의 두께는 일반적으로 약 1000-1500Å이다.
다음에 게이트 전극과 게이트 전극으로 부터 연장한 배선을 구성하기 위해 알루미늄을 주성분으로 하는 막(806)은 스퍼터링법 또는 전자빔 증착법에 의해 만들어진다.
이 알루미늄을 주성분으로 하는 막의 두께는 예를들면 5000Å이다.
여기에서는 알루미늄을 주성분으로 하는 재료로서 알루미늄 중에 스칸듐을 0.2wt% 함유시킨 것을 사용한다. 이것은 후공정에서 가열이나 레이저광의 조사에 의해 힐콕이나 휘스커가 발생하는 것을 억제하기 위함이다. 이와 같이 알루미늄 중에 희토류 원소를 함유하는 것에 의해 힐콕이나 휘스커가 발생되는 것을 억제할 수 있지만 전부 없애는 것은 불가능하다. 희토류 원소대신 실리콘을 사용할 수가 있다.
전면에 알루미늄을 주성분으로 하는 막을 만든 후에 힐콕이나 휘스커가 발생하면 곤란한 영역에 슬릿을 형성한다. 슬릿을 형성하려고 하는 이들 영역을 레지스터 마스크에 의해 부분적으로 노출시켜 습식 에칭 또는 건식 에칭을 실시함에 따라 이루어진다. 본 실시예에서는 제8(b)도의 해칭부(805)가 슬릿이다. 슬릿의 폭은 약 1-30μm이고 대략적으로 설계규칙에 따라 결정되어진다. 슬릿(805)가 형성되지 않은 부분은 전면에 알루미늄을 기초로한 금속피막(806)이 있다. 후에 주로 알루미늄으로 구성된 금속피막(806)은 패터닝에 의해 얻어지는 배선 패턴(807)이다.
제8(b)도로 부터 볼 수 있는 것과 같이 배선 패턴의 일부의 측면에 노출되도록 배선 패턴의 일부에 선택적으로 양극 산화물막을 형성하도록 슬릿을 형성한다.
이 상태에서, 전해용액 중에서 알루미늄을 주성분으로 하는 막을 양극으로서 양극 산화단계가 이루어진다. 이 양극 산화에 의해서 600Å 정도의 치밀한 양극산화막을 그 표면에 형성한다. 여기에서는 전해용액으로서 3% 주석산을 암모니아로 중화시킨 용액을 에틸렌글리콜과 10배로 희석한 것을 사용한다. 양극 산화동안 최고인가 전압은 40V로 한다. 형성된 양극 산화물막(302)은 Al2O3를 주성분으로 하고 치밀하고 딱딱한 절연막이다.
이 양극 산화 공정에서 슬릿(805) 내부에도 양극 산화물막(302)가 형성된다. 이 양극산화 과정을 통해 대부분의 영역은 알루미늄을 주성분으로 하는 금속피막으로 덮여 있고 여러가지 문제점들을 억제할 수 있다. 즉, 양극 산화시 생성된 스트레스의 발생으로 인한 패턴의 변형을 막을 수가 있다. 또한 전압 강하에 따라 형성되는 양극 산화물막이 불균일성도 막을 수가 있다.
특히 긴 배선을 둘러친 부분에 양극 산화물막을 형성한 것이 아니기 때문에, 전압 강하에 의한 문제를 억제할 수가 있다. 또 이것은 최종적으로 미세한 패턴을 형성할 수가 있다. 제10(b)도는 제8(b)도의 선 B-B'로 잘라낸 단면도이다. 제10(B)도에서 산화실리콘막(403)이 게이트 절연막으로서 기능하고 금속피막(806)은 주로 알루미늄으로 이루어진다. 게이트 전극은 후에 이 금속피막(806)으로 부터 형성되어 진다. 제10(b)도에 표시한 것처럼 금속피막(806)은 대부분의 영역에 잔존해 있기 때문에 전술한 스트레스 발생이나 전압강하의 문제를 억제할 수가 있다.
제10(c)도는 제8(b)도를 선 C-C'로 자른 단면도이다. 제10(c)도에서 양극 산화물막(302)(제8(b)도에 나타나지 않음)는 양극 산화공정에서 형성되며 (805)는 슬릿을 나타낸다.
양극 산화가 종료된 주로 알루미늄으로 이루어진 금속피막(806)이 패터닝되어 전술한 배선 패턴(807)을 형성한다. 이렇게 해서 필요한 배선 패턴이 형성된다.
이렇게 해서 제9(a)도와 제10(d)도에 나타낸 것처럼 게이트 배선(301)과 (303)이 형성된다. 양극 산화막(302)는 게이트 배선(301)과 (303)의 측면 표면에만 형성된다. 각 게이트 배선의 전체상면은 양극 산화막으로 형성되어 있다. 이렇게 해서 제9(a)도와 제10(d)도에 나타난 상태를 얻을 수 있다. 제10(d)도는 제9(a)도에서 선 D-D'로 잘라낸 단면도이다.
다음에 전체면에 인(P) 이온을 주입한다. 다음에 (802)와 (804)의 영역을 레지스트 마스크로 덮고 B이온을 주입한다.
결과적으로 활성층(201)과 (203)에는 N형 소스/드레인 영역이 형성되고 (202)의 (204)에는 P형 소스/드레인 영역이 형성된다.
이온의 주입 종료후 레이저 광을 조사하므로써 주입된 이온의 활성화와 이온의 주입에 따른 활성층의 손상을 막기 위해 어닐링을 실시한다.
이렇게 해서 제7(b)도에 표시한 인버터 회로를 구성하기 위한 2세트의 P 및 N 형의 박막 트랜지스터를 형성한다.
제9(a)도에서, N-채널 TFTs가 활성층(801)과 (803)을 갖는다. P-채널 TFTs는 활성층(802)와 (804)를 갖는다.
이온 주입동안 및 레이저 조사동안, 게이트 배선(301)과 (303)이 가열된다. 그러나, 양극 산화물막(302)으로 코팅되지 않은 이들 배선의 부분들은 힐콕과 휘스커가 없다. 다른 한편, 양극 산화물막(302)으로 코팅되지 않은 부분들은 힐콜과 휘스커를 받는다.
중요하게는, 양극 산화물막(302)은 쇼트가 힐콕과 휘스커의 존재하에서 수평 또는 수직 인접한 전도성 배선 사이에 일어날 수 있는 영역들에서만 형성된다.
제9(a)도에 나타난 상태를 얻은 후에, 산화 실리콘막이 층간절연막(제9(a)도-제9(b)도에 나타나지 않음)으로서 형성된다. 게이트 배선(301)과 (303)은 산화 살리콘막으로 코팅되지 않는다. 이 산화 실리콘막은 플라즈마 CVD에 의해 약 6000Å의 두께로 형성된다. 이 산화 실리콘막은 양호한 단차 피복성을 제공하는 방법에 의해 형성되는 것이 필요하다.
이어서, 게이트 배선 및 활성층의 소스/드레인 영역과 연통하는 콘택트 홀이 형성된다. 콘택트 홀은 예로 제9(b)도의 (300), (304)-(306)에 의해 나타내진다. 콘택트홀(300)은 활성층(801) 내의 드레인 영역과 연통한다. 콘택트 홀(304)은 활성층(802) 내의 드레인 영역과 연통한다. 콘택트 홀(305)은 게이트 배선(301)과 연통한다. 콘택트홀(306)은 활성층(804)내의 소스 영역과 연통한다.
제2금속피층(제9(a)도와 제9(b)도에서 도시되지 않음)이 전표면에 걸쳐 주로 알루미늄으로 구성되는 재료로 부터 형성된다. 제1금속피층은 게이트 배선(301)과 (303)을 포함한다. 이 제2금속피층은 전도성 배선(307)-(309)를 형성하도록 패터닝된다.
제9(b)도에서, 제2금속피층의 전도성 배선이 번호(307)-(309)로 나타내진다. P-채널 TFT의 소스 영역에 연결되는 전극(전도성 배선)이 (307)에 의해 나타내진다. 배선(308)은 콘택트홀(300)과 (304)를 통해 컨버터 회로의 제1단계를 형성하는 상부 및 하부 TFTs의 드레인 영역과 접촉하도록 만들어진다. 동시에, 배선(308)은 드레인 배선(301)과 접촉하도록 만들어진다. 이 배선(308)은 인버터 회로의 제2단계의 입력과 인버터 회로의 제1단계의 출력을 연결시키도록 작용한다. 배선(309)은 인버터 회로의 제2단계의 출력과 연결된다.
이들 전도성 배선(307)-(309)은 TFTs의 소스/드레인 영역들과 연결된다. 이들 배선(307)-(309)은 층간 절연막(도시되지 않음)상에 형성된다. 게이트 배선(301)과 (303)은 층간 절연막에 의해 서로 수직으로 간격져 있다.
제11(a)도는 제9(b)도의 F-F'선을 따른 단면도이다. 제11(b)도는 제9(b)도의 G-G' 선을 따른 단면도이다. 제11(a)도에서, 층간 절연막(404)이 산화 실리콘으로 만들어진다.
제2금속피층의 전도성 배선(307)-(309)이 힐콕과 휘스커가 없다. 그 이유는 제2금속피층의 형성후에, 보통 힐콕과-휘스커를 생성하는 가열 또는 레이저 조사가 행해지지 않기 때문이다. 장치 특성은 제2층의 전도성 배선(307)-(309)의 형성후에 수소 분위기에서 가열처리하여 효과적으로 향상될 수 있다. 이 가열처리는 약 1시간 동안 350℃에서 이루어지기 때문에, 어떤 힐콕도 제2층의 배선(307)-(309)에 생성되지 않는다.
이 방법으로, 제7(a)도에 나타난 회로에 상당하는 제9(b)도에 나타난 회로가 완성된다. 제9(b)도에 나타난 회로가 구성된 경우, 게이트 배선(301)과 (303)은 힐콕과 휘스커가 쇼트를 일으키는 것을 방지할 수 있다. 특히, 양극 산화물막(302)이 게이트 배선(301)과 (303)이 힐콕과 휘스커가 생성되는 경우, 짧은 회로일 수 있는 부분들에서 형성된다. 이들 부분에서, 양극 산화물막은 배리어로서 작용하여 힐콕과 휘스커를 방지한다.
결과적으로, 인버터의 제1단계 및 인버터의 제2단계가 서로 가까이 놓일 수 있다. 즉, 제11(b)도에서 (300)으로 나타내지는 거리는 감소될 수 있다. 이 거리는 제7(a)도에서 화살표(102)에 의해 나타내진다. 이는 집적회로의 장치 밀도를 증가시키는데에 중요하다. 제11(b)도는 제9(b)도의 G:G' 선에 따른 단면도이다.
추가로, 게이트 배선(303)과 (301)의 부분들에 형성된 양극 산화물막(302)은 전도성 배선(303)과 (301)이 다음과 같은 이유로 제2층에서 전도성 배선(307)-(309)에 짧게 회로화되는 것을 방지한다. 상부 또는 하부 표면으로 부터 보아서, 양극 산화물막이 게이트 배선(303)과 (301)이 제2층의 배선(307)-(309)에 가까운 부분들에서 게이트 배선의 상부 표면 및 측표면 상에 형성된다.
즉, 이들 부분에서, 양극 산화물막이 게이트 배선상의 힐콕과 휘스커의 발생을 억제한다. 결과로서, 이들 부분에서의 게이트 배선이 제2층의 배선과 닿는 것이 방지된다.
예를들어, 게이트 배선 또는 게이트 전극이 알루미늄으로 만들어진 경우, 이들의 소스/드레인 영역의 활성화를 위해 레이저 조사 또는 열어닐링 동안 및 소스/드레인 영역의 형성을 위한 불순물 이온 주입 동안 가열되는 것이 불가피하다. 힐콕과 휘스커가 게이트 배선(301)의 측표면에 생성되는 것이 이어진다. 결과로서, 제11(a)도에 나타난 제1층의 게이트 배선(301)이 제2층의 배선(307)로 종종 짧게 회로화되고, 배선(307)은 콘택트홀(306)로 연장한다.
본 실시예에 나타난 구조가 채택될 경우, 양극 산화물막(302)의 존재는 제11(a)도에 나타난 단면상의 게이트 배선(301) 상에 힐콕과 휘스커의 발생을 억압할 수 있다. 그러므로, 게이트 배선(301)과 배선(307)은 서로로부터 짧아지는 것이 방지될 수 있다. 추가로, 콘택트홀(306)이 보다 용이하게 형성될 수 있다. 그 이유는 힐콕과 휘스커가 게이트 배선상에 생성되는 것이 방지되기 때문이다. 추가로, 콘택홀(306)에서, 배선(307)이 활성층(803)(본 실시예에서 소스영역)과 불량하게 접촉하는 것이 방지된다. 이는 또한 TFT를 작게하고 장치밀도를 향상시키는 데에 효과적이다.
본 실시예에서, 전도성 배선을 만들기 위해 패터닝하기 전의 단계에서, 슬릿은 오직 요구되는 위치에서만 형성된다. 이어서, 양극 산화 단계가 수행된다. 결과적으로, 전압 강하에 기인하는 양극 산화물막의 두께의 불균일성은 억제할 수 있다. 또한 마이크로 회로 패턴의 형성후에 양극 산화물 하여 보통 유도되는 스트레스의 발생은 억제될 수 있다. 전도성 배선과 전극 주위에 양극 산화물막을 형성하여 잇점이 얻어질 수 있다. 동시에 양극 산화를 수행하여 보통 생성되는 어려움이 제거될 수 있다.
따라서, 본 발명은 매우 고집적도의 모노리딕 활성 매트릭스 회로를 제공한다. 예를들어, 본 출원인은 본 발명이 3μm 미만의 설계 규칙을 갖는 회로를 설계하는데에효과적임을 발견했다. 이런 방법으로, 본 발명은 산업적으로 잇점이 있다.

Claims (24)

  1. 반도체 집적회로의 제조방법으로서,
    기판상에 양극산화할 수 있는 금속피막을 형성하는 공정;
    금속피막을 함유하지 않는 슬릿을 형성하기 위하여 제1마스크를 사용하여 상기 금속피막을 에칭하는 공정;
    상기 금속피막의 표면과 상기 슬릿의 측면에 배리어형 양극산화물막을 형성하기 위하여 상기 금속피막을 양극산화하는 공정; 및
    제2마스크를 사용하여 상기 금속피막을 배선 패턴으로 에칭하는 공정을 포함하는 반도체 집적회로의 제조방법.
  2. 제1항에 있어서, 얻어진 전도성 배선이 박막 트랜지스터의 게이트 전극과 같은 높이인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  3. 제1항에 있어서, 상기 금속화 피막이 스칸듐, 이트륨 또는 지르코늄 0.1 내지 0.5중량%을 함유하는 알루미늄인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  4. 제1항에 있어서, 있어서, 상기 슬릿의 폭이 2m 미만인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  5. 제1항에 있어서, 상기 금속 피막을 양극산화하는 상기 공정이 80V 미만의 전압으로 수행되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  6. 반도체 집적회로의 제어방법으로서,
    기판상에 양극산화할 수 있는 금속 피막을 형성하는 공정;
    구동회로용 영역에서만 슬릿을 형성하기 위하여 제1마스크를 사용하여 상기 금속피막을 에칭하는 공정;
    상기 금속 피막이 표면과 상기 슬롯의 상기 표먼상에 배리어형 양극 산화물 막을 형성하기 위하여 상기 금속피막을 산화하는 공정;
    구동회로용 및 액티브 매트릭스 회로용 배선 패턴을 형성하기 위하여 제2마스크를 사용하여 상기 금속피막을 에칭하는 공정, 및
    오직 상기 액티브 매트릭스 회로용 전도성 배선만 양극산화하는 공정을 포함하는 반도체 집적회로 제조방법.
  7. 반도체 집적회로의 제조방법으로서,
    기판상에 양극산화할 수 있는 금속피막을 형성하는 공정;
    슬릿을 형성하기 위하여 제1마스크를 사용하여 상기 금속 금속 피막을 에칭하는 공정;
    상기 금속 피막의 표면 및 상기 슬릿의 상기 표면에 배리어형 양극 산화물막을 형성하기 위하여 상기 금속 피막을 양극산화하는 공정;
    배선 패턴을 형성하기 위하여 제2마스크를 사용하여 상기 금속피막을 에칭하는 공정; 및
    오직 상기 금속피막으로부터 형성된 상기 배선 패턴의 부분들만 양극산화되고 상기 배선 패턴의 측면들이 상기 배리어형 양극산화물막으로 코팅되지 않도록 하는 공정을 포함하는 반도체 집적회로의 제조방법.
  8. 반도체 집적회로의 제조방법으로서,
    기판상에 양극산화될 수 있는 금속피막을 형성하는 공정;
    구동회로용 영역에 슬릿을 선택적으로 형성하기 위하여 제1마스크를 사용하여 상기 금속 피막을 에칭하는 공정;
    상기 금속피막의 표면과 상기 슬릿의 상기 측표면에 배리어형 양극산화물막을 형성하기 위하여 상기 금속피막을 양극산화하는 공정;
    구동회로용 배선 패턴을 형성하기 위하여 제2마스크를 사용하여 상기 금속 피막을 에칭하는 공정; 및
    오직 상기 금속피막으로부터 형성된 상기 배선 패턴의 부분들만 양극산화되고 상기 배선 패턴의 측면이 상기 배리어형 양극산화물막으로 코팅되지 않도록 하여 모노리딕 액티브 매트릭스 회로를 형성하는 공정
    을 포함하는 반도체 집적회로의 제조방법.
  9. 제8항에 있어서, 상기 제2마스크를 사용하여 상기 금속피막을 에칭하는 상기 단계동안, 액티브 매트릭스 회로용 배선 패턴이 상기 구동회로용 상기 배선 패턴의 형성과 동시에 형성되고, 상기 배선 패턴의 오직 부분들만 양극산화하는 상기 공정동안, 상기 액티브 매트릭스 회로의 전도성 배선이 측표면이 상기 배터리형 양극산화막으로 덮혀지지 않은 상기 금속피막의 부분들의 양극산화와 동시에 양극산화되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  10. 반도체 집적회로의 제조방법으로서,
    양극산화될 수 있는 재료로부터 막을 형성하는 공정;
    상기 막의 원하는 영역에 슬릿을 형성하는 공정;
    양극으로서 상기 막을 사용하여 전해액내에서 양극산화를 수행하는 공정; 및 상기 막을 원하는 배선 패턴으로 패터닝하는 공정
    을 포함하는 반도체 집적회로 제어방법.
  11. 제10항에 있어서, 양극산화될 수 있는 상기 재료가 알루미늄이거나 알루미늄을 함유한 재료인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  12. 제10항에 있어서, 고밀도로 전도성 배선을 함유하는 영역들이 상기 원하는 영역으로서 선택되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  13. 반도체 집적회호의 제조방법으로서,
    양극산화될 수 있는 재료로부터 막을 형성하는 공정;
    상기 막의 원하는 영역들에서 슬릿을 형성하는 공정;
    상기 막을 양극으로 사용하여 전해액내에서 양극산화를 수행하는 공정; 및
    박막 트랜지스터를 사용하는 집적회로의 게이트 배선 및/또는 게이트 전극을 형성하는 원하는 배선 패턴으로 상기 막을 패터닝하는 공정
    을 포함하는 집적회로 제조방법.
  14. 제13항에 있어서, 양극산화될 수 있는 상기 재료가 알루미늄이거나 알루미늄을 포함한 재료인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  15. 제13항에 있어서, 고밀도로 전도성 배선을 함유하는 영역들이 상기 원하는 영역들로 선택되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  16. 반도체 집적회로의 제조방법으로서,
    양극산화될 수 있는 재료로부터 막을 형성하는 공정;
    상기 막의 원하는 영역들에서 슬릿을 형성하는 공정;
    상기 막을 양극으로 사용하여 전해액내에서 양극산화를 수행하는 공정;
    원하는 배선 패턴으로 상기 막을 패터닝하는 공정; 및
    가열처리를 하는 공정
    을 포함하는 집적회로 제조방법.
  17. 제16항에 있어서, 양극산화될 수 있는 상기 재료가 알루미늄이거나 알루미늄을 함유한 재료인 것을 특징으로 하는 반도체 집적회로의 제조방법.
  18. 제16항에 있어서, 고밀도 전도성 배선을 함유하는 영역들이 상기 원하는 영역들로 선택되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  19. 반도체 집적회로의 제조방법으로서,
    알루미늄 또는 주로 알루미늄으로 구성되는 재료로부터 막을 형성하는 공정;
    상기 막의 원하는 영역들에 슬릿을 형성하는 공정;
    양극으로서 상기 막을 사용하여 전해액내에서 양극산화 공정
    원하는 배선 패턴으로 상기 막을 패터닝하는 공정; 및
    양극산화되지 않은 표면상에 힐콕 및/또는 휘스커의 발생을 허용하면서 열처리를 하는 공정
    을 포함하는 집적회로 제조방법.
  20. 제19항에 있어서, 고밀도로 전도성 배선을 함유하는 영역들이 상기 원하는 영역들로 선택되는 것을 특징으로 하는 반도체 집적회로의 제조방법.
  21. 집적회로로서, 양극산화될 수 있는 재료로 만들어진 배선 패턴; 상기 배선 패턴의 일부분상에 형성된 양극산화물막; 및 상기 양극산화물막이 형성되지 않은 영역에서 형성된 힐콕 및/또는 휘스커를 포함하는 집적회로.
  22. 제21항에 있어서, 양극산화될 수 있는 상기 재료가 알루미늄이거나 알루미늄을 함유하는 재료인 것을 특징으로 하는 반도체 집적회로.
  23. 제21항에 있어서, 상기 양극산화물막이 형성된 영역들에서 전도성 배선이 상기 힐콕 또는 휘스커의 최대 성장 거리보다 짧은 거리로 서로 간격져 있는 것을 특징으로 하는 반도체 집적회로.
  24. 집적회로의 제조방법으로서,
    알루미늄 또는 알루미늄을 포함하는 재료로 막을 형성하는 단계;
    상기 막의 제1패터닝 단계;
    상기 제1패터닝 단계 후에, 상기 막을 양극으로 사용하는 전해질 용액내에서 상기 막을 양극처리하는 단계; 및
    상기 양극처리 수행후에 상기 막을 패터닝시키는 제2패터닝 단계를 포함하는 집적회로의 제조방법.
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