JPH044742B2 - - Google Patents
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- JPH044742B2 JPH044742B2 JP9750985A JP9750985A JPH044742B2 JP H044742 B2 JPH044742 B2 JP H044742B2 JP 9750985 A JP9750985 A JP 9750985A JP 9750985 A JP9750985 A JP 9750985A JP H044742 B2 JPH044742 B2 JP H044742B2
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- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims description 4
- 235000012431 wafers Nutrition 0.000 description 36
- 238000009792 diffusion process Methods 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は接着型半導体基板の製造方法に関する
もので、特に大容量のパワートランジスタの製造
に使用されるものである。
もので、特に大容量のパワートランジスタの製造
に使用されるものである。
半導体装置を製造するにはシリコンウエーハを
用い拡散、酸化、エツチング等をくり返すウエー
ハプロセスによりトランジスタの所定の能動領域
を形成している。特にバイポーラ型のトランジス
タのうち耐圧および飽和電流容量の大きいものに
ついては能動領域における動作を確実にするため
に、濃度の高い不純物拡散領域である埋込拡散領
域をまず形成し、その上に能動領域となる拡散領
域を形成するようにしている。しかしながらこの
方法では長時間の拡散及び堆積の工程を必要と
し、また製造の安定性に欠ける。
用い拡散、酸化、エツチング等をくり返すウエー
ハプロセスによりトランジスタの所定の能動領域
を形成している。特にバイポーラ型のトランジス
タのうち耐圧および飽和電流容量の大きいものに
ついては能動領域における動作を確実にするため
に、濃度の高い不純物拡散領域である埋込拡散領
域をまず形成し、その上に能動領域となる拡散領
域を形成するようにしている。しかしながらこの
方法では長時間の拡散及び堆積の工程を必要と
し、また製造の安定性に欠ける。
このため、拡散濃度の異なる２枚のウエーハを
用い、これを貼り合せて１枚のウエーハとする技
術が提案されている。すなわち400〜600μmの厚
さを有する２枚のウエーハを例えば第４図ａに示
すように一方のウエーハ１には高濃度のリン拡散
を行つてn+とし、他方のウエーハ２には濃度の
低いリン拡散を行つてn-とし、これら双方の少
なくとも片面にラツピングおよびポリツシングを
ほどこして鏡面とし、この鏡面同士を圧力をかけ
て接触させることによつて両者の原子間引力で強
固な接着を実現している。この接着後に（1100
℃）で2Hの熱処理を行なうことにより境界面で
の接着強度はさらに増加する。次に、能動領域と
して使用されるn-ウエーハ２の基板厚を80〜
100μmの厚さになるように研削、ラツピング、ポ
リツシングを行つて減少させ、これを用いてウエ
ーハプロセスを行ない半導体装置を製造する。
用い、これを貼り合せて１枚のウエーハとする技
術が提案されている。すなわち400〜600μmの厚
さを有する２枚のウエーハを例えば第４図ａに示
すように一方のウエーハ１には高濃度のリン拡散
を行つてn+とし、他方のウエーハ２には濃度の
低いリン拡散を行つてn-とし、これら双方の少
なくとも片面にラツピングおよびポリツシングを
ほどこして鏡面とし、この鏡面同士を圧力をかけ
て接触させることによつて両者の原子間引力で強
固な接着を実現している。この接着後に（1100
℃）で2Hの熱処理を行なうことにより境界面で
の接着強度はさらに増加する。次に、能動領域と
して使用されるn-ウエーハ２の基板厚を80〜
100μmの厚さになるように研削、ラツピング、ポ
リツシングを行つて減少させ、これを用いてウエ
ーハプロセスを行ない半導体装置を製造する。
しかしながらこのような貼り合せ加工ではウエ
ーハの破損が多いという問題がある。すなわち、
第４図ａ，ｂに示すように、貼り合せ前の各ウエ
ーハは鏡面仕上げの際のポリツシング等で平坦度
が低下し、特に貼り合わせ面の周縁部３にダレ４
を生じているため接着時に接着が行なわれていな
い。このため貼り合わせ強度が弱くなり厚さ減少
のためのラツピングの際第５図ａの正面図および
第５図ｂの斜視図に示されるように割れ５、欠け
６、はがれ等が生じて歩留りが低下することとな
る。従つて半導体装置を製造するための有効部分
が減少し、あるいは正常な接着が行われた部分に
も影響を及ぼして特性および信頼性を低下させる
こととなる。
ーハの破損が多いという問題がある。すなわち、
第４図ａ，ｂに示すように、貼り合せ前の各ウエ
ーハは鏡面仕上げの際のポリツシング等で平坦度
が低下し、特に貼り合わせ面の周縁部３にダレ４
を生じているため接着時に接着が行なわれていな
い。このため貼り合わせ強度が弱くなり厚さ減少
のためのラツピングの際第５図ａの正面図および
第５図ｂの斜視図に示されるように割れ５、欠け
６、はがれ等が生じて歩留りが低下することとな
る。従つて半導体装置を製造するための有効部分
が減少し、あるいは正常な接着が行われた部分に
も影響を及ぼして特性および信頼性を低下させる
こととなる。
本発明はこのような問題を解決するためになさ
れたもので歩留りが良く、かつ信頼性の高い接着
型半導体基板を提供することを目的とする。
れたもので歩留りが良く、かつ信頼性の高い接着
型半導体基板を提供することを目的とする。
上記目的達成のため本発明においては２枚の半
導体基板の少なくとも片面をそれぞれ鏡面研磨す
る工程と、この鏡面研磨面を接触させて圧力をか
けることにより２枚の半導体基板を接着させる工
程と、この接着された半導体基板の周縁部を研削
し未接着部を除去する工程と、を備えるようにし
ており、強固に接着された部分のみが残ることに
より、その後の厚さ調整のための加工において欠
陥の発生がなく、歩留りおよび信頼性が向上す
る。
導体基板の少なくとも片面をそれぞれ鏡面研磨す
る工程と、この鏡面研磨面を接触させて圧力をか
けることにより２枚の半導体基板を接着させる工
程と、この接着された半導体基板の周縁部を研削
し未接着部を除去する工程と、を備えるようにし
ており、強固に接着された部分のみが残ることに
より、その後の厚さ調整のための加工において欠
陥の発生がなく、歩留りおよび信頼性が向上す
る。
以下本発明の一実施例を図面を参照して詳細に
説明する。
説明する。
従来例と同様に、平面が鏡面仕上げされた２枚
のウエーハ１，２が圧力と温度を加えられて鏡面
同士を接着される。この時接着面の最外周部では
それぞれの基板のダレにより未接着部３が生じて
いる。
のウエーハ１，２が圧力と温度を加えられて鏡面
同士を接着される。この時接着面の最外周部では
それぞれの基板のダレにより未接着部３が生じて
いる。
このような接着ウエーハ１０は円筒研削盤に取
り付けられ第１図の正面図に示されるようにその
端面を回転砥石１１の端面と当接させ、この砥石
１１を接着ウエーハの中心方向に移動させること
により研削が行われる。この砥石１１は平坦な円
筒面１１ａの両側に角度をもつて外周方向に立ち
上る傾斜面１１ｂ，１１ｃを備えている。平坦部
１１ｂの幅は接着ウエーハの厚さよりわずかに小
さくなつており、接着ウエーハの両面周縁端部は
傾斜部１１ｂ，１１ｃにそれぞれ当接することに
なり、直径の減少と共に面取り部７が形成される
ことになる。
り付けられ第１図の正面図に示されるようにその
端面を回転砥石１１の端面と当接させ、この砥石
１１を接着ウエーハの中心方向に移動させること
により研削が行われる。この砥石１１は平坦な円
筒面１１ａの両側に角度をもつて外周方向に立ち
上る傾斜面１１ｂ，１１ｃを備えている。平坦部
１１ｂの幅は接着ウエーハの厚さよりわずかに小
さくなつており、接着ウエーハの両面周縁端部は
傾斜部１１ｂ，１１ｃにそれぞれ当接することに
なり、直径の減少と共に面取り部７が形成される
ことになる。
この研削の際、砥石１１は例えば350rpmで回
転をしており、研削される接着ウエーハ１０には
これと逆の回転が与えられる。接着ウエーハの周
辺部にある非接着部３が除去された位置で研削は
終了する。なお実際の製造時に量産工程にのるウ
エーハの大きさはあらかじめ定められているため
直径はそのような大きさに調節されることが多
く、例えば４インチ（101.6mm）ウエーハを接着
してなる接着ウエーハにおいては周囲の非接着部
を除去して３インチ（76.2mm）ウエーハに仕上げ
られる。
転をしており、研削される接着ウエーハ１０には
これと逆の回転が与えられる。接着ウエーハの周
辺部にある非接着部３が除去された位置で研削は
終了する。なお実際の製造時に量産工程にのるウ
エーハの大きさはあらかじめ定められているため
直径はそのような大きさに調節されることが多
く、例えば４インチ（101.6mm）ウエーハを接着
してなる接着ウエーハにおいては周囲の非接着部
を除去して３インチ（76.2mm）ウエーハに仕上げ
られる。
また研削装置には、研削されるウエーハに研削
砥石が追従するように油圧並びに空気圧を併用し
た砥石追従アームが備えられている。
砥石が追従するように油圧並びに空気圧を併用し
た砥石追従アームが備えられている。
このようにして未接着部が除去された接着ウエ
ーハ１０′は第２図の正面図に示されるようにウ
エーハ１′および２′の全面で完全な接着が行わ
れ、次の工程で第３図の正面図に示されるように
ウエーハ２′表面のラツピングおよびポリツシン
グが行なわれて厚さが減少したウエーハ２″とな
り、その後この完成接着ウエーハ１０″を用いて
ウエーハプロセスが行なわれる。
ーハ１０′は第２図の正面図に示されるようにウ
エーハ１′および２′の全面で完全な接着が行わ
れ、次の工程で第３図の正面図に示されるように
ウエーハ２′表面のラツピングおよびポリツシン
グが行なわれて厚さが減少したウエーハ２″とな
り、その後この完成接着ウエーハ１０″を用いて
ウエーハプロセスが行なわれる。
以上の実施例では接着される２枚のウエーハの
厚さをほぼ同じ厚さとしたが、接着型ウエーハの
完成後に行なわれる厚さ減少のための加工を容易
にするために厚さを変え、例えば一方を500μm、
他方を300μmの厚さにして接着を行なうことがで
きる。
厚さをほぼ同じ厚さとしたが、接着型ウエーハの
完成後に行なわれる厚さ減少のための加工を容易
にするために厚さを変え、例えば一方を500μm、
他方を300μmの厚さにして接着を行なうことがで
きる。
また、実施例では面取り加工を未接着部の除去
加工とともに行なつているが、これらの加工を分
離することができる。
加工とともに行なつているが、これらの加工を分
離することができる。
以上のように本発明によれば接着された２枚の
ウエーハよりなる接着型ウエーハの周辺部を研削
して未接着部を除去するようにしているので、そ
の後に行なわれるラツピング等において欠け、割
れ、はがれ等が生じず、歩留りが向上するほか正
常な接着部への悪影響がなくなりその後に形成さ
れた半導体装置の信頼性の向上を図ることができ
る。
ウエーハよりなる接着型ウエーハの周辺部を研削
して未接着部を除去するようにしているので、そ
の後に行なわれるラツピング等において欠け、割
れ、はがれ等が生じず、歩留りが向上するほか正
常な接着部への悪影響がなくなりその後に形成さ
れた半導体装置の信頼性の向上を図ることができ
る。
第１図は本発明による接着ウエーハの製造方法
を示す説明図、第２図は未接着部を除去した様子
を示す正面図、第３図は本発明により得られた接
着型ウエーハの正面図、第４図は従来の接着型ウ
エーハの接着後の様子を示す説明図、第５図は従
来の接着型ウエーハにおいて厚さ調整加工を行な
つたときの問題点を示す説明図である。 １，１′，２，２′，２″…ウエーハ、３…未接
着部、４…ダレ、７…面取り部、１０，１０′１
０″…接着型ウエーハ、１１…研削砥石。
を示す説明図、第２図は未接着部を除去した様子
を示す正面図、第３図は本発明により得られた接
着型ウエーハの正面図、第４図は従来の接着型ウ
エーハの接着後の様子を示す説明図、第５図は従
来の接着型ウエーハにおいて厚さ調整加工を行な
つたときの問題点を示す説明図である。 １，１′，２，２′，２″…ウエーハ、３…未接
着部、４…ダレ、７…面取り部、１０，１０′１
０″…接着型ウエーハ、１１…研削砥石。
Claims (1)
- 【特許請求の範囲】 １ ２枚の半導体基板の少なくとも片面をそれぞ
れ鏡面研磨する工程と、 この鏡面研磨面を接触させて圧力をかけること
により前記２枚の半導体基板を接着させる工程
と、 この接着された半導体基板の周縁部を研削し未
接着部を除去する工程と、 必要に応じ全体の厚さを調整する工程と、 を備えた接着型半導体基板の製造方法。 ２ 半導体基板が円形の半導体ウエーハである特
許請求の範囲第１項記載の接着型半導体基板の製
造方法。 ３ 研削が周縁部の未接着部の除去とともに周縁
端部の鋭部を除去するように行われる特許請求の
範囲第１項記載の接着型半導体基板の製造方法。 ４ ２枚の厚さが異なる半導体基板を使用して接
着を行う特許請求の範囲第１項記載の接着型半導
体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9750985A JPS61256621A (ja) | 1985-05-08 | 1985-05-08 | 接着型半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9750985A JPS61256621A (ja) | 1985-05-08 | 1985-05-08 | 接着型半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256621A JPS61256621A (ja) | 1986-11-14 |
| JPH044742B2 true JPH044742B2 (ja) | 1992-01-29 |
Family
ID=14194225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9750985A Granted JPS61256621A (ja) | 1985-05-08 | 1985-05-08 | 接着型半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345435A (ja) * | 2000-03-29 | 2001-12-14 | Shin Etsu Handotai Co Ltd | シリコンウェーハ及び貼り合わせウェーハの製造方法、並びにその貼り合わせウェーハ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2535957B2 (ja) * | 1987-09-29 | 1996-09-18 | ソニー株式会社 | 半導体基板 |
| JP2604488B2 (ja) * | 1989-06-21 | 1997-04-30 | 富士通株式会社 | 接合ウエハおよびその製造方法 |
| JPH0636414B2 (ja) * | 1989-08-17 | 1994-05-11 | 信越半導体株式会社 | 半導体素子形成用基板の製造方法 |
| JP2010105141A (ja) * | 2008-10-31 | 2010-05-13 | Naoetsu Electronics Co Ltd | 半導体接合ウエーハの製造方法 |
| US8310031B2 (en) | 2010-07-30 | 2012-11-13 | Memc Electronic Materials, Inc. | Semiconductor and solar wafers |
| US20120028439A1 (en) | 2010-07-30 | 2012-02-02 | Memc Electronic Materials, Inc. | Semiconductor And Solar Wafers And Method For Processing Same |
| US20120028555A1 (en) | 2010-07-30 | 2012-02-02 | Memc Electronic Materials, Inc. | Grinding Tool For Trapezoid Grinding Of A Wafer |
| JP2013115307A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物複合基板の製造方法 |
-
1985
- 1985-05-08 JP JP9750985A patent/JPS61256621A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345435A (ja) * | 2000-03-29 | 2001-12-14 | Shin Etsu Handotai Co Ltd | シリコンウェーハ及び貼り合わせウェーハの製造方法、並びにその貼り合わせウェーハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61256621A (ja) | 1986-11-14 |
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