JPH0445988B2 - - Google Patents
Info
- Publication number
- JPH0445988B2 JPH0445988B2 JP60093361A JP9336185A JPH0445988B2 JP H0445988 B2 JPH0445988 B2 JP H0445988B2 JP 60093361 A JP60093361 A JP 60093361A JP 9336185 A JP9336185 A JP 9336185A JP H0445988 B2 JPH0445988 B2 JP H0445988B2
- Authority
- JP
- Japan
- Prior art keywords
- dielectric constant
- multilayer
- flexible printed
- lsi
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000463 material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims 1
- 239000000919 ceramic Substances 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000004806 packaging method and process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は主としてスーパーコンピユータ等高速
駆動ができるLSIの高密度実装構造に関する。
駆動ができるLSIの高密度実装構造に関する。
（従来技術）
従来、LSIの実装構造としては、シングルチツ
プを実装する形式のものと高多層セラミツクを介
して実装した高密度実装形式のものがある。
プを実装する形式のものと高多層セラミツクを介
して実装した高密度実装形式のものがある。
（発明が解決しようとする問題点）
上述したLSI実装構造のうち、シングルチツプ
実装をしているものはチツプ間配線長が長くなり
大きな面積が必要となり実装密度が上らない。ま
た高多層セラミツクレを経由して実装密度が高く
したものは、誘電率が大きいとことによりスピー
ドが早くならないという欠点がある。この解決の
ためにCuポリイミドあるいはSiパツケージの研
究が現在行われているが末だ開発実用化されるに
は至つていない。
実装をしているものはチツプ間配線長が長くなり
大きな面積が必要となり実装密度が上らない。ま
た高多層セラミツクレを経由して実装密度が高く
したものは、誘電率が大きいとことによりスピー
ドが早くならないという欠点がある。この解決の
ためにCuポリイミドあるいはSiパツケージの研
究が現在行われているが末だ開発実用化されるに
は至つていない。
本発明の目的は、マルチチツプ実装可能な状態
でこの多層基板と誘電率の小さい高速度特性をも
つ材料を組み合せることにより、高速、高密度実
装を可能としたLSI実装構造を提供することにあ
る。
でこの多層基板と誘電率の小さい高速度特性をも
つ材料を組み合せることにより、高速、高密度実
装を可能としたLSI実装構造を提供することにあ
る。
（問題点を解決するための手段）
本発明に係るLSI実装構造は、誘電率が大きく
かつ超多層化可能な材料と誘電率が小さく少なく
とも３枚以上から構成されかつ弾性を持つ多層絶
縁体とからなり、誘電率大、小の材料には導電体
膜を有し、誘電率小の多層絶縁体の各々ICチツ
プとの接続部及び誘電率大の超多層材料のパツト
への接続部は、互いに上下方向に対してプリテン
シヨンのかかるように曲げて構成したものであ
る。１つの具体例によれば、本発明に係るLSI実
装構造は、誘電率の大きい多層基板と誘電率の小
さい材料から構成された３枚以上でかつ６層以上
のフレキシブルプリント基板とを有し、該フレキ
シブルプリント基板の一部に切欠きを設けて梁状
の形状にし、該プリント基板における、誘電率の
大きい多層基板と接触する側の層は、接触方向に
対しプリテンシヨンのかかる方向に曲げ、また
LSIを搭載する側は、LSI搭載方向にプリテンシ
ヨンのかかるように曲げて構成してある。またこ
の２種類の基板には、その接触部が接続できるよ
うに、それぞれ対応するところに導電体膜を施こ
し、さらにこの誘導率小のフレキシブルプンリン
ト板には内層を設け高速信号速度の必要なものは
この部分を通過させるように構成する。
かつ超多層化可能な材料と誘電率が小さく少なく
とも３枚以上から構成されかつ弾性を持つ多層絶
縁体とからなり、誘電率大、小の材料には導電体
膜を有し、誘電率小の多層絶縁体の各々ICチツ
プとの接続部及び誘電率大の超多層材料のパツト
への接続部は、互いに上下方向に対してプリテン
シヨンのかかるように曲げて構成したものであ
る。１つの具体例によれば、本発明に係るLSI実
装構造は、誘電率の大きい多層基板と誘電率の小
さい材料から構成された３枚以上でかつ６層以上
のフレキシブルプリント基板とを有し、該フレキ
シブルプリント基板の一部に切欠きを設けて梁状
の形状にし、該プリント基板における、誘電率の
大きい多層基板と接触する側の層は、接触方向に
対しプリテンシヨンのかかる方向に曲げ、また
LSIを搭載する側は、LSI搭載方向にプリテンシ
ヨンのかかるように曲げて構成してある。またこ
の２種類の基板には、その接触部が接続できるよ
うに、それぞれ対応するところに導電体膜を施こ
し、さらにこの誘導率小のフレキシブルプンリン
ト板には内層を設け高速信号速度の必要なものは
この部分を通過させるように構成する。
（実施例）
以下、本発明を、図面を参照しながら、実施例
について説明する。
について説明する。
第１図は本発明の実施例の部分的な斜視図であ
り、誘電率の大きい多層化された超多層セラミツ
ク基板１を示している。また第２図は本発明に係
るフレキシブルプリント基板を分解して示したも
のである。このフレキシブルプリント基板は誘電
率が小さくかつ３枚以上の６層のポリイミド製フ
レキシブルプリント基板３から構成されている。
第３図ａは分解状態の３枚のフレキシブルプリン
ト基板３の側面断面図、第３図ｂはその組付状態
の側面断面図である。超多層セラミツク基板１と
ポリイミド製フレキシブルプリント基板３の接触
する導体部分２（第１図）は低融点ハンダで構成
され、同時にポリイミド製フレキシブルプリント
基板３のLSIチツプ４（第４図）及び超多層セラ
ミツク基板１の導体部分２に接続する弾性梁部
５，６も低融点ハンダで構成されている。第４図
及び第５図はそれぞれ、高温窒素雰囲気等により
加熱した状態で超多層セラミツク基板１とポリイ
ミド製フレキシブルプリント基板３及びLSIチツ
プ４の接続前及び接続後の状態を示したものであ
る。なお、フレキシブルプリント基板は、必要に
より、熱膨張等による伸縮防止のために一部に切
欠窓を形成することもある。第３図ａ，ｂおよび
第４図のように、誘電率小のポリイミド製フレキ
シブルプリント基板の各LSIチツプ４との接続部
は上下方向に対してプリテンシヨンのかかるよう
に曲げてあり、誘電率の大きい超多層セラミツク
基板のパツトへの接続部も上下方向に対してプリ
テンシヨンのかかるように曲げられている。
り、誘電率の大きい多層化された超多層セラミツ
ク基板１を示している。また第２図は本発明に係
るフレキシブルプリント基板を分解して示したも
のである。このフレキシブルプリント基板は誘電
率が小さくかつ３枚以上の６層のポリイミド製フ
レキシブルプリント基板３から構成されている。
第３図ａは分解状態の３枚のフレキシブルプリン
ト基板３の側面断面図、第３図ｂはその組付状態
の側面断面図である。超多層セラミツク基板１と
ポリイミド製フレキシブルプリント基板３の接触
する導体部分２（第１図）は低融点ハンダで構成
され、同時にポリイミド製フレキシブルプリント
基板３のLSIチツプ４（第４図）及び超多層セラ
ミツク基板１の導体部分２に接続する弾性梁部
５，６も低融点ハンダで構成されている。第４図
及び第５図はそれぞれ、高温窒素雰囲気等により
加熱した状態で超多層セラミツク基板１とポリイ
ミド製フレキシブルプリント基板３及びLSIチツ
プ４の接続前及び接続後の状態を示したものであ
る。なお、フレキシブルプリント基板は、必要に
より、熱膨張等による伸縮防止のために一部に切
欠窓を形成することもある。第３図ａ，ｂおよび
第４図のように、誘電率小のポリイミド製フレキ
シブルプリント基板の各LSIチツプ４との接続部
は上下方向に対してプリテンシヨンのかかるよう
に曲げてあり、誘電率の大きい超多層セラミツク
基板のパツトへの接続部も上下方向に対してプリ
テンシヨンのかかるように曲げられている。
（発明の効果）
以上の構成をとることにより本発明のLSI実装
構造は、高速で駆動する所は誘電率の小さいフレ
キシブルプリント板上を信号を走らせることが可
能となり、高速化が可能で、高密度かつ高速の信
号走査回路の形成を容易ならしめる効果がある。
構造は、高速で駆動する所は誘電率の小さいフレ
キシブルプリント板上を信号を走らせることが可
能となり、高速化が可能で、高密度かつ高速の信
号走査回路の形成を容易ならしめる効果がある。
第１図は本発明の超多層セラミツク基板の部分
的な斜視図、第２図はポリイミド製のフレキシブ
ルプリント板の部分的な分解斜視図、第３図ａは
ポリイミド製フレキシブルプリント板を組立順に
分解した側面断面図、第３図ｂは第３図ａの組立
状態における側面断面図、第４図はLSIチツプ、
フレキシブルプリント板組立体、および超多層セ
ラミツク基板を組付順に分解した断面図、第５図
は第４図のLSI構造体の組込後の断面図である。 １……超多層セラミツク基板、２……導体部
分、３……ポリイミド製フレキシブルプリント
板、４……LSIチツプ、５，６……弾性梁部。
的な斜視図、第２図はポリイミド製のフレキシブ
ルプリント板の部分的な分解斜視図、第３図ａは
ポリイミド製フレキシブルプリント板を組立順に
分解した側面断面図、第３図ｂは第３図ａの組立
状態における側面断面図、第４図はLSIチツプ、
フレキシブルプリント板組立体、および超多層セ
ラミツク基板を組付順に分解した断面図、第５図
は第４図のLSI構造体の組込後の断面図である。 １……超多層セラミツク基板、２……導体部
分、３……ポリイミド製フレキシブルプリント
板、４……LSIチツプ、５，６……弾性梁部。
Claims (1)
- 【特許請求の範囲】 １ 誘電率が大きくかつ超多層化可能な材料と誘
導率が小さく少なくとも３枚以上から構成されか
つ弾性を持つ多層絶縁体とからなり、誘電率大、
小の材料には導電体膜を有し、誘電率小の多層絶
縁体の各々ICチツプとの接続部及び誘電率大の
超多層材料のパツトへの接続部は、互いに上下方
向に対してプリテンシヨンのかかるように曲げら
れていることを特徴とするLSI実装構造。 ２ 前記導電体膜は低融点金属から構成されるこ
とを特徴とする特許請求の範囲第１項に記載の
LSI実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093361A JPS61251142A (ja) | 1985-04-30 | 1985-04-30 | Ｌｓｉ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093361A JPS61251142A (ja) | 1985-04-30 | 1985-04-30 | Ｌｓｉ実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251142A JPS61251142A (ja) | 1986-11-08 |
| JPH0445988B2 true JPH0445988B2 (ja) | 1992-07-28 |
Family
ID=14080145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093361A Granted JPS61251142A (ja) | 1985-04-30 | 1985-04-30 | Ｌｓｉ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251142A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638089B2 (ja) * | 1988-06-20 | 1997-08-06 | 日本電気株式会社 | 半導体装置 |
-
1985
- 1985-04-30 JP JP60093361A patent/JPS61251142A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61251142A (ja) | 1986-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5599747A (en) | Method of making circuitized substrate | |
| EP0343400B1 (en) | Electronic package assembly with flexible carrier and method of making it | |
| JPS6366993A (ja) | 多層配線基板 | |
| KR920000208A (ko) | 실장기판 | |
| JPH022842U (ja) | ||
| EP0817266B1 (en) | Mounting structure for an integrated circuit | |
| US5184210A (en) | Structure for controlling impedance and cross-talk in a printed circuit substrate | |
| JPH0445988B2 (ja) | ||
| JP3081786B2 (ja) | 高周波半導体装置 | |
| US4743489A (en) | Multilayer wiring substrate | |
| JPH05335475A (ja) | 回路チップ実装装置 | |
| JPS5815264A (ja) | マルチチツプパツケ−ジ | |
| JPH0429574Y2 (ja) | ||
| JPS6079763A (ja) | 半導体装置 | |
| KR910005443A (ko) | 직접 장착 반도체 팩케이지 | |
| JPH0125228B2 (ja) | ||
| JP3234045B2 (ja) | 多層配線基板 | |
| JPH01789A (ja) | 超電導配線プリント板 | |
| JPH07202053A (ja) | 半導体装置 | |
| JPS6314494A (ja) | 多層回路基板 | |
| JPS6342437B2 (ja) | ||
| JP3074077B2 (ja) | 半導体パッケージ | |
| JPH0680878B2 (ja) | 集積回路 | |
| JP2507483B2 (ja) | フィルムキャリアを用いた半導体集積回路装置 | |
| JPH01268092A (ja) | 多層配線基板 |