JPH0680878B2 - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH0680878B2 JPH0680878B2 JP61202249A JP20224986A JPH0680878B2 JP H0680878 B2 JPH0680878 B2 JP H0680878B2 JP 61202249 A JP61202249 A JP 61202249A JP 20224986 A JP20224986 A JP 20224986A JP H0680878 B2 JPH0680878 B2 JP H0680878B2
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- Japan
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- solder layer
- board
- circuit board
- integrated circuit
- card
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路に関し、特に回路基板がカード基板
上にはんだ層により接続された集積回路に関する。
上にはんだ層により接続された集積回路に関する。
高速デジタル及びアナログの集積回路の製造工程におい
ては、フリップチップボンディング技術が不可欠であ
る。
ては、フリップチップボンディング技術が不可欠であ
る。
第３図に従来のフリップチップボンディングにより接続
された回路基板とカード基板とからなる集積回路の断面
図を示す。
された回路基板とカード基板とからなる集積回路の断面
図を示す。
第３図において、１は複数の回路が形成された回路基
板,2は回路基板１を搭載するカード基板,3及び４は各基
板に形成された接地線及び信号線,5ははんだ層,6は絶縁
膜である。
板,2は回路基板１を搭載するカード基板,3及び４は各基
板に形成された接地線及び信号線,5ははんだ層,6は絶縁
膜である。
第３図に示したように、回路基板１とカード基板２上の
接地線３と信号線４とは接地線電極3A及び信号線電極4A
間に設けられたはんだ層５によりそれぞれ電気的に接続
されている。このはんだ層５は電気的接続を行う他に、
回路基板１とカード基板２間の機械的連結の役目も同時
に果している。はんだ層５は回路基板１とカード基板２
上に別々に蒸着堆積され、回路基板１とカード基板２の
目合せ後温度を上げて融合することによりカード基板２
上に回路基板１が固定される。
接地線３と信号線４とは接地線電極3A及び信号線電極4A
間に設けられたはんだ層５によりそれぞれ電気的に接続
されている。このはんだ層５は電気的接続を行う他に、
回路基板１とカード基板２間の機械的連結の役目も同時
に果している。はんだ層５は回路基板１とカード基板２
上に別々に蒸着堆積され、回路基板１とカード基板２の
目合せ後温度を上げて融合することによりカード基板２
上に回路基板１が固定される。
しかし集積回路の動作時における熱の発生、又は冷却剤
などに浸した低温動作などのために、回路基板１とカー
ド基板２とは熱的に伸縮する。このような熱的伸縮のた
めに、回路基板１とカード基板２とを機械的に接続して
いるはんだ層５には大きなストレスが加わる。このスト
レスを吸収するために、はんだ層５の厚さ及び径は比較
的大きく形成されなければならなかった。
などに浸した低温動作などのために、回路基板１とカー
ド基板２とは熱的に伸縮する。このような熱的伸縮のた
めに、回路基板１とカード基板２とを機械的に接続して
いるはんだ層５には大きなストレスが加わる。このスト
レスを吸収するために、はんだ層５の厚さ及び径は比較
的大きく形成されなければならなかった。
従来5mm角の回路基板１では、数10μｍというはんだ層
５の厚さ及び径が必要とされていた。このように厚いは
んだ層を回路基板１とカード基板２上に堆積するには、
従来では、主にメタルマスク又は厚いレジストステンシ
ルマスクを用いる工程により実現していたが、いづれも
パターンの細密化には向かない工程であった。
５の厚さ及び径が必要とされていた。このように厚いは
んだ層を回路基板１とカード基板２上に堆積するには、
従来では、主にメタルマスク又は厚いレジストステンシ
ルマスクを用いる工程により実現していたが、いづれも
パターンの細密化には向かない工程であった。
つまり機械的強度と工程の両方の制限により、従来では
はんだ層のパターンの微細化は数10μｍという限界があ
り、信号線の接続密度を大きくすることができず集積回
路の大規模化に十分対応出来ないという欠点があった。
はんだ層のパターンの微細化は数10μｍという限界があ
り、信号線の接続密度を大きくすることができず集積回
路の大規模化に十分対応出来ないという欠点があった。
本発明の目的は、回路基板とカード基板の信号線の接続
密度を大きくした集積回路を提供することにある。
密度を大きくした集積回路を提供することにある。
本発明の集積回路は、カード基板上の基板搭載面にはん
だ層により固定された回路基板を有する集積回路であっ
て、前記はんだ層は前記回路基板と前記カード基板に形
成された電極間及び絶縁膜間にそれぞれ形成されている
ものである。
だ層により固定された回路基板を有する集積回路であっ
て、前記はんだ層は前記回路基板と前記カード基板に形
成された電極間及び絶縁膜間にそれぞれ形成されている
ものである。
本発明では、はんだ層が回路基板とカード基板との接触
面のほぼ全面に形成されているので、機械的接着力は十
分向上する。そのために、従来は熱的ストレスを吸収す
るために十分厚く堆積されていたはんだ層の膜厚を数ミ
クロンもしくはサブミクロンにしても、ストレスに十分
打ち勝つだけの接着力が得られる。
面のほぼ全面に形成されているので、機械的接着力は十
分向上する。そのために、従来は熱的ストレスを吸収す
るために十分厚く堆積されていたはんだ層の膜厚を数ミ
クロンもしくはサブミクロンにしても、ストレスに十分
打ち勝つだけの接着力が得られる。
このように薄いはんだ層のパターン加工は、通常の集積
回路技術を十分利用出来るので、微細加工が可能であ
る。このため、集積回路の大規模化にともなう信号線の
増大などの問題に十分対応出来る。
回路技術を十分利用出来るので、微細加工が可能であ
る。このため、集積回路の大規模化にともなう信号線の
増大などの問題に十分対応出来る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の断面図である。
第１図において、接地線3,信号線４等が形成されたカー
ド基板２上の基板搭載面には、はんだ層により回路基板
１が固定されている。特にこのはんだ層は、回路基板１
とカード基板２の接合面のほぼ全面に形成されている。
ド基板２上の基板搭載面には、はんだ層により回路基板
１が固定されている。特にこのはんだ層は、回路基板１
とカード基板２の接合面のほぼ全面に形成されている。
すなわち、電気的接続の為には、回路基板１とカード基
板２に形成された接地線電極3A間及び信号線電極4A間が
それぞれはんだ層５により接続されている。そして機械
的接着力を保つ為に、各信号線４の表面に形成された保
護絶縁膜７間にはんだ層5Aが形成されている。
板２に形成された接地線電極3A間及び信号線電極4A間が
それぞれはんだ層５により接続されている。そして機械
的接着力を保つ為に、各信号線４の表面に形成された保
護絶縁膜７間にはんだ層5Aが形成されている。
このように構成された本第１の実施例においては、はん
だ層5,5Aが回路基板１とカード基板２間のほぼ全面に形
成されている為、はんだ層5,5Aの厚さを数ミクロン程度
に形成しても熱的ストレスを十分に吸収することができ
る。
だ層5,5Aが回路基板１とカード基板２間のほぼ全面に形
成されている為、はんだ層5,5Aの厚さを数ミクロン程度
に形成しても熱的ストレスを十分に吸収することができ
る。
しかも各基板の信号線電極4A間のはんだ層５の大きさ、
又それら同士の間隔、そしてそれら信号線電極4A間のは
んだ層５と接地線電極間のはんだ層5Aとの距離などはや
はり数ミクロン程度に微細化出来るので、通常の集積回
路技術ではんだ層による信号線接続を多く作ることがで
きる。はんだの厚さを例えば１μｍまで小さくすると、
約２μｍピッチの信号線も接続ができる。これは1mm四
方につき25万個の信号線の接続に相当する。尚第１図に
おいて、信号線をマイクロストリップ型の配線で示した
が、コープレナーストリップ型又はコープレーナーウェ
ーブガイド型などを使用いてもよい。
又それら同士の間隔、そしてそれら信号線電極4A間のは
んだ層５と接地線電極間のはんだ層5Aとの距離などはや
はり数ミクロン程度に微細化出来るので、通常の集積回
路技術ではんだ層による信号線接続を多く作ることがで
きる。はんだの厚さを例えば１μｍまで小さくすると、
約２μｍピッチの信号線も接続ができる。これは1mm四
方につき25万個の信号線の接続に相当する。尚第１図に
おいて、信号線をマイクロストリップ型の配線で示した
が、コープレナーストリップ型又はコープレーナーウェ
ーブガイド型などを使用いてもよい。
第２図は本発明の第２の実施例の断面図である。この第
２の実施例は第１図に示した第１の実施例とほとんど同
じ要素により構成されているが、回路基板１とカード基
板２の保護絶縁膜７上に新に金属膜８を設けてある。保
護絶縁膜７としては通常の集積回路で使用されるSiO2で
よいが、その他にはスピンオングラス、SiO、MgO等接着
性のよい絶縁膜も使用できる。
２の実施例は第１図に示した第１の実施例とほとんど同
じ要素により構成されているが、回路基板１とカード基
板２の保護絶縁膜７上に新に金属膜８を設けてある。保
護絶縁膜７としては通常の集積回路で使用されるSiO2で
よいが、その他にはスピンオングラス、SiO、MgO等接着
性のよい絶縁膜も使用できる。
この金属膜８ははんだを濡らす効果がある。従ってはん
だ層5Aは金属膜８が設けられた部分にのみ分布し、他の
保護絶縁膜上にははみ出すことはない。つまり第１の実
施例に比べ信号線電極4A間のはんだ層5,接地線電極3Aの
はんだ層５などが短絡しにくくなるという効果がある。
だ層5Aは金属膜８が設けられた部分にのみ分布し、他の
保護絶縁膜上にははみ出すことはない。つまり第１の実
施例に比べ信号線電極4A間のはんだ層5,接地線電極3Aの
はんだ層５などが短絡しにくくなるという効果がある。
以上説明したように、本発明は、回路基板とカード基板
とを固定するはんだ層を、各基板の電極間及び絶縁膜間
に形成することにより、回路基板とカード基板間の信号
線接続の密度を増やす事が出来るという効果がある。更
に回路基板とカード基板間の接地線間接続も従来よりも
多数作れるので、信号線間のクロストーク防止にも役立
つ。
とを固定するはんだ層を、各基板の電極間及び絶縁膜間
に形成することにより、回路基板とカード基板間の信号
線接続の密度を増やす事が出来るという効果がある。更
に回路基板とカード基板間の接地線間接続も従来よりも
多数作れるので、信号線間のクロストーク防止にも役立
つ。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の集積回路の
断面図である。 １…回路基板、２…カード基板、３…接地線、3A…接地
線電極、４…信号線、4A…信号線電極、5,5A…はんだ
層、６…絶縁膜、７…保護絶縁膜、８…金属膜。
明の第２の実施例の断面図、第３図は従来の集積回路の
断面図である。 １…回路基板、２…カード基板、３…接地線、3A…接地
線電極、４…信号線、4A…信号線電極、5,5A…はんだ
層、６…絶縁膜、７…保護絶縁膜、８…金属膜。
Claims (1)
- 【請求項１】カード基板上の基板搭載面にはんだ層によ
り固定された回路基板を有する集積回路において、前記
はんだ層は前記回路基板と前記カード基板に形成された
電極間及び絶縁膜間にそれぞれ形成されていることを特
徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202249A JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202249A JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356925A JPS6356925A (ja) | 1988-03-11 |
| JPH0680878B2 true JPH0680878B2 (ja) | 1994-10-12 |
Family
ID=16454418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202249A Expired - Fee Related JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680878B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5657206A (en) * | 1994-06-23 | 1997-08-12 | Cubic Memory, Inc. | Conductive epoxy flip-chip package and method |
| US7245021B2 (en) | 2004-04-13 | 2007-07-17 | Vertical Circuits, Inc. | Micropede stacked die component assembly |
| US7215018B2 (en) | 2004-04-13 | 2007-05-08 | Vertical Circuits, Inc. | Stacked die BGA or LGA component assembly |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS534855A (en) * | 1976-05-27 | 1978-01-17 | Fujitsu Ltd | Multiprint circuit board |
-
1986
- 1986-08-27 JP JP61202249A patent/JPH0680878B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356925A (ja) | 1988-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |