JPS6356925A - 集積回路 - Google Patents
集積回路Info
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- JPS6356925A JPS6356925A JP20224986A JP20224986A JPS6356925A JP S6356925 A JPS6356925 A JP S6356925A JP 20224986 A JP20224986 A JP 20224986A JP 20224986 A JP20224986 A JP 20224986A JP S6356925 A JPS6356925 A JP S6356925A
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- Japan
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- solder layer
- electrodes
- substrate
- solder
- signal conductor
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- Granted
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 42
- 239000011111 cardboard Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract description 3
- 230000008646 thermal stress Effects 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract 10
- 239000004020 conductor Substances 0.000 abstract 7
- 230000000694 effects Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 241000270322 Lepidosauria Species 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000004577 thatch Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Landscapes
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路に関し、特に回路基板がカード基板
上にはんだ層により接続された集積回路に関する。
上にはんだ層により接続された集積回路に関する。
高速デジタル及びアナログの集積回路の製造工゛程にお
いては、フリップチップボンディング技術が不可欠であ
る。
いては、フリップチップボンディング技術が不可欠であ
る。
第３図に従来のフリップチップボンディングにより接続
された回路基板とカード基板とからなる集積回路の断面
図を示す。
された回路基板とカード基板とからなる集積回路の断面
図を示す。
第３図において、１は複数の回路が形成された回路基板
、２は回路基板１を搭載するカード基板。
、２は回路基板１を搭載するカード基板。
３及び４は各基板に形成された接地線及び信号線。
５ははんだ層、６は絶縁膜である。
第３図に示したように、回路基板１とカード基板２上の
接地線３と信号線４とは接地線電極３Ａ及び信号線電極
４Ａ間に設けられたはんだ層５によりそれぞれ電気的に
接続されている。このはんだ層５は電気的接続を行う他
に、回路基板ｌとカード基板２間の機械的連結の役目も
同時に果している。はんだ層５は回路基板１とカード基
板２上に別々に蒸着堆積され、回路基板１とカード基板
２の目合せ後温度を上げて融合することによりカード基
板２上に回路基板１が固定される。
接地線３と信号線４とは接地線電極３Ａ及び信号線電極
４Ａ間に設けられたはんだ層５によりそれぞれ電気的に
接続されている。このはんだ層５は電気的接続を行う他
に、回路基板ｌとカード基板２間の機械的連結の役目も
同時に果している。はんだ層５は回路基板１とカード基
板２上に別々に蒸着堆積され、回路基板１とカード基板
２の目合せ後温度を上げて融合することによりカード基
板２上に回路基板１が固定される。
しかし集積回路の動作時における熱の発生、又は冷却剤
などに浸した低温動作などのために、回路基板１とカー
ド基板２とは熱的に伸縮する。このような熱的伸縮のた
めに、回路基板１とカード基板２とを１ｊ％械的に接続
しているはんだ層５には大きなストレスが加わる。この
ストレスを吸収するために、はんだ層５の厚さ及び径は
比較的大きく形成されなければならなかった。
などに浸した低温動作などのために、回路基板１とカー
ド基板２とは熱的に伸縮する。このような熱的伸縮のた
めに、回路基板１とカード基板２とを１ｊ％械的に接続
しているはんだ層５には大きなストレスが加わる。この
ストレスを吸収するために、はんだ層５の厚さ及び径は
比較的大きく形成されなければならなかった。
従来５１角の回路基板１では、数１０μｍというはんだ
層５の厚さ及び径が必要とされていた。
層５の厚さ及び径が必要とされていた。
このように厚いはんだ層を回路基板１とカード基板２−
Ｌに堆積するには、従来では、主にメタルマスク又は厚
いレジストステンシルマスクを用いる工程により実現し
ていたが、いづれもパターンの細密化には向かない工程
であった。
Ｌに堆積するには、従来では、主にメタルマスク又は厚
いレジストステンシルマスクを用いる工程により実現し
ていたが、いづれもパターンの細密化には向かない工程
であった。
つまり機械的強度と工程の両方の制限により、従来では
はんだ層のパターンの微細化は数１０μｍという限界が
あり、信号線の接続密度を大きくすることができず集積
回路の大規模化に十分対応出来ないという欠点があった
。
はんだ層のパターンの微細化は数１０μｍという限界が
あり、信号線の接続密度を大きくすることができず集積
回路の大規模化に十分対応出来ないという欠点があった
。
本発明の目的は、回路基板とカード基板の信号線の接続
密度を大きくした集積回路を提供することにある。
密度を大きくした集積回路を提供することにある。
本発明の集積回路は、カード基板上の基板搭載面にはん
だ層により固定された回路基板を有する集積回路であっ
て、前記はんだ層は前記回路基板と前記カード基板に形
成された電極間及び絶縁膜間にそれぞれ形成されている
ものである。
だ層により固定された回路基板を有する集積回路であっ
て、前記はんだ層は前記回路基板と前記カード基板に形
成された電極間及び絶縁膜間にそれぞれ形成されている
ものである。
本発明では、はんだ層が回路基板とカード基板との接触
面のほぼ全面に形成されているので、機械的接着力は十
分向上する。そのために、従来は熱的ストレスを吸収す
るために十分厚く堆積されていたはんだ層の膜厚を数ミ
クロンもしくはサブミクロンにしても、ストレスに十分
打ち持つだけの接着力が得られる。
面のほぼ全面に形成されているので、機械的接着力は十
分向上する。そのために、従来は熱的ストレスを吸収す
るために十分厚く堆積されていたはんだ層の膜厚を数ミ
クロンもしくはサブミクロンにしても、ストレスに十分
打ち持つだけの接着力が得られる。
このように薄いはんだ層のパターン加工は、通常の集積
回路技術を十分利用出来るので、微細加工が可能である
。このため、集積回路の大規模１ヒにともなう信号線の
増大などの問題に十分対応出来る。
回路技術を十分利用出来るので、微細加工が可能である
。このため、集積回路の大規模１ヒにともなう信号線の
増大などの問題に十分対応出来る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
第１図において、接地線３．信号！！４等が形成された
カード基板２上の基板搭載面には、はんだ層により回路
基板１が固定されている。特にこのはんだ層は、回路基
板１とカード基板２の接合面のほぼ全面に形成されてい
る。
カード基板２上の基板搭載面には、はんだ層により回路
基板１が固定されている。特にこのはんだ層は、回路基
板１とカード基板２の接合面のほぼ全面に形成されてい
る。
すなわち、電気的接続の為には、回路基板１とカード基
板２に形成された接地線電極３Ａ間及び信号線電極４八
間がそれぞれはんだ層５により接続されている。そして
機械的接着力を保つ為に、各信号線４の表面に形成され
た保護絶縁膜７間にはんだ層５Ａが形成されている。
板２に形成された接地線電極３Ａ間及び信号線電極４八
間がそれぞれはんだ層５により接続されている。そして
機械的接着力を保つ為に、各信号線４の表面に形成され
た保護絶縁膜７間にはんだ層５Ａが形成されている。
このように構成された水弟１の実施例においては、はん
だ層５．５Ａが回路基板１とカード基板２間のほぼ全面
に形成されている為、はんだ層５゜５Ａの厚さを数ミク
ロン程度に形成しても熱的ストレスを十分に吸収するこ
とができる。
だ層５．５Ａが回路基板１とカード基板２間のほぼ全面
に形成されている為、はんだ層５゜５Ａの厚さを数ミク
ロン程度に形成しても熱的ストレスを十分に吸収するこ
とができる。
しかも各基板の信号線電極４人間のはんだ層５の大きさ
、又それら同士の間隔、そしてそれら信号線電極４Ａ間
のはんだ層５と接地線電極間のはんだ層５Ａとの距離な
どはやはり数ミクロン程度に微細化出来るので、通常の
集積回路技術ではんだ層による信号線接続を多く作るこ
とができる。
、又それら同士の間隔、そしてそれら信号線電極４Ａ間
のはんだ層５と接地線電極間のはんだ層５Ａとの距離な
どはやはり数ミクロン程度に微細化出来るので、通常の
集積回路技術ではんだ層による信号線接続を多く作るこ
とができる。
尚第１図において、信号線をマイクロス１−リップ型の
配線で示したが、コーブレナーストリップ型又はコープ
レーナーウェーブガイド型などを使用してもよい。
配線で示したが、コーブレナーストリップ型又はコープ
レーナーウェーブガイド型などを使用してもよい。
第２図は本発明の第２の実施例の断面図である。
この第２の実施例は第１図に示した第１の実施例とほと
んど同じ要素により構成されているが、回路基板１とカ
ード基板２の保護絶縁膜７上に新に金属膜８を設けであ
る。
んど同じ要素により構成されているが、回路基板１とカ
ード基板２の保護絶縁膜７上に新に金属膜８を設けであ
る。
この金属膜８ははんだを濡らす効果がある。従ってはん
だ層５Ａは金属膜８が設けられた部分にのみ分布し、他
の保護絶縁膜−Ｆにははみ出すことはない。つまり第１
の実施例に比べ信号線電極４Ａ間のはんだＮ５．接地線
電極３Ａ間のはんだ層５などが短絡しにくくなるという
効果がある。
だ層５Ａは金属膜８が設けられた部分にのみ分布し、他
の保護絶縁膜−Ｆにははみ出すことはない。つまり第１
の実施例に比べ信号線電極４Ａ間のはんだＮ５．接地線
電極３Ａ間のはんだ層５などが短絡しにくくなるという
効果がある。
以上説明したように、本発明は、回路基板とカード基板
とを固定するはんだ層を、各基板の電極間及び絶縁股間
に形成することにより、回路基板とカード基板間の信号
線接続の密度を増やす事が出来るという効果がある。更
に回路基板とカード基板間の接地線間接続も従来よりも
多数作れるので、信号線間のクロストーク防止にも役立
つ。
とを固定するはんだ層を、各基板の電極間及び絶縁股間
に形成することにより、回路基板とカード基板間の信号
線接続の密度を増やす事が出来るという効果がある。更
に回路基板とカード基板間の接地線間接続も従来よりも
多数作れるので、信号線間のクロストーク防止にも役立
つ。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来の集積回路の
断面図である。 １・・・回路基板、２・・・カード基板、３・・・接地
線、３Ａ・・・接地線電極、４・・・信号線、４Ａ・・
・信号線電極、５，５Ａ・・・はんだ層、６・・・絶縁
膜、７・・・保設茅 １ｍ 千 ２ 田 ｊ ；ＵｊＪ ｉ１１！ｊ〜’ｉＥｇ ４
Ａ −Ｍ’ｔｐ、＠に’ｌ！２ニー１ｊ−ド、ジＥ版
−ｔｓＡ： （？んｔぢ、今ン
３：林だ屏 ２：虻髄爬 、Ａ：妨ぜ貌電砂 ７１【蛇賜閤 ４：荏乎蛤 ３：食潤状
明の第２の実施例の断面図、第３図は従来の集積回路の
断面図である。 １・・・回路基板、２・・・カード基板、３・・・接地
線、３Ａ・・・接地線電極、４・・・信号線、４Ａ・・
・信号線電極、５，５Ａ・・・はんだ層、６・・・絶縁
膜、７・・・保設茅 １ｍ 千 ２ 田 ｊ ；ＵｊＪ ｉ１１！ｊ〜’ｉＥｇ ４
Ａ −Ｍ’ｔｐ、＠に’ｌ！２ニー１ｊ−ド、ジＥ版
−ｔｓＡ： （？んｔぢ、今ン
３：林だ屏 ２：虻髄爬 、Ａ：妨ぜ貌電砂 ７１【蛇賜閤 ４：荏乎蛤 ３：食潤状
Claims (1)
- カード基板上の基板搭載面にはんだ層により固定された
回路基板を有する集積回路において、前記はんだ層は前
記回路基板と前記カード基板に形成された電極間及び絶
縁膜間にそれぞれ形成されていることを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202249A JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202249A JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356925A true JPS6356925A (ja) | 1988-03-11 |
| JPH0680878B2 JPH0680878B2 (ja) | 1994-10-12 |
Family
ID=16454418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202249A Expired - Fee Related JPH0680878B2 (ja) | 1986-08-27 | 1986-08-27 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680878B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996022620A1 (en) * | 1995-01-19 | 1996-07-25 | Cubic Memory, Inc. | Conductive epoxy flip-chip |
| US7215018B2 (en) | 2004-04-13 | 2007-05-08 | Vertical Circuits, Inc. | Stacked die BGA or LGA component assembly |
| US7245021B2 (en) | 2004-04-13 | 2007-07-17 | Vertical Circuits, Inc. | Micropede stacked die component assembly |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS534855A (en) * | 1976-05-27 | 1978-01-17 | Fujitsu Ltd | Multiprint circuit board |
-
1986
- 1986-08-27 JP JP61202249A patent/JPH0680878B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS534855A (en) * | 1976-05-27 | 1978-01-17 | Fujitsu Ltd | Multiprint circuit board |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5657206A (en) * | 1994-06-23 | 1997-08-12 | Cubic Memory, Inc. | Conductive epoxy flip-chip package and method |
| WO1996022620A1 (en) * | 1995-01-19 | 1996-07-25 | Cubic Memory, Inc. | Conductive epoxy flip-chip |
| US6134118A (en) * | 1995-01-19 | 2000-10-17 | Cubic Memory Inc. | Conductive epoxy flip-chip package and method |
| US7215018B2 (en) | 2004-04-13 | 2007-05-08 | Vertical Circuits, Inc. | Stacked die BGA or LGA component assembly |
| US7245021B2 (en) | 2004-04-13 | 2007-07-17 | Vertical Circuits, Inc. | Micropede stacked die component assembly |
| US7535109B2 (en) | 2004-04-13 | 2009-05-19 | Vertical Circuits, Inc. | Die assembly having electrical interconnect |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680878B2 (ja) | 1994-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |