JPH0444463B2 - - Google Patents
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- Publication number
- JPH0444463B2 JPH0444463B2 JP62329911A JP32991187A JPH0444463B2 JP H0444463 B2 JPH0444463 B2 JP H0444463B2 JP 62329911 A JP62329911 A JP 62329911A JP 32991187 A JP32991187 A JP 32991187A JP H0444463 B2 JPH0444463 B2 JP H0444463B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- data
- bus
- camera
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 25
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、カメラからのイメージデータをモ
ニタ表示する画像処理システムに関するものであ
る。
ニタ表示する画像処理システムに関するものであ
る。
第3図は一般的な画像処理システムの概略を示
す図である。このシステムは、カメラ1から得ら
れたイメージデータを画像処理装置2にて処理
し、その処理内容をモニタ3に表示させたり、他
の装置を制御したりするものであり、その際ホス
トコンピユータ4によつて制御される場合もあ
る。
す図である。このシステムは、カメラ1から得ら
れたイメージデータを画像処理装置2にて処理
し、その処理内容をモニタ3に表示させたり、他
の装置を制御したりするものであり、その際ホス
トコンピユータ4によつて制御される場合もあ
る。
上記画像処理装置2は、例えばA/D(アナロ
グ/デイジタル)変換器、画像メモリ、演算器、
D/A(デイジタル/アナログ)変換器等から構
成されている。そして、カメラ1から出力された
ビデオ信号はA/D変換された後、イメージデー
タとして画像メモリに記憶される。このメモリに
書き込まれたイメージデータに演算器によりノイ
ズ除去などの必要な処理が行われた後、D/A変
換されてモニタ3に出力される。
グ/デイジタル)変換器、画像メモリ、演算器、
D/A(デイジタル/アナログ)変換器等から構
成されている。そして、カメラ1から出力された
ビデオ信号はA/D変換された後、イメージデー
タとして画像メモリに記憶される。このメモリに
書き込まれたイメージデータに演算器によりノイ
ズ除去などの必要な処理が行われた後、D/A変
換されてモニタ3に出力される。
ここで、上述した画像処理装置2の回路構成は
非常に複雑であり、従つてプリント基板も大き
く、大形で高価なものとなつている。また、各機
能別にプリント基板を分離することは、各々に制
御回路を設ける必要があるので、なかなか難かし
い。そこで、各画像メモリ、演算器等をカメラ1
の制御信号により制御し、各々のイメージバスで
順次接続することが本発明者によつて提案されて
いる。このようなシステムとすることにより、容
易に各機能別にプリント基板を分離することがで
き、回路構成も簡単になる。
非常に複雑であり、従つてプリント基板も大き
く、大形で高価なものとなつている。また、各機
能別にプリント基板を分離することは、各々に制
御回路を設ける必要があるので、なかなか難かし
い。そこで、各画像メモリ、演算器等をカメラ1
の制御信号により制御し、各々のイメージバスで
順次接続することが本発明者によつて提案されて
いる。このようなシステムとすることにより、容
易に各機能別にプリント基板を分離することがで
き、回路構成も簡単になる。
ところで、上記のように各部を順次イメージバ
スで接続し、カメラ制御用の信号を共用すること
は、回路構成が簡単になるなどの優れた利点があ
るが、演算器にて繰り返し演算処理する必要があ
る場合には、一旦イメージデータをホストコンピ
ユータ等によつて最初の入力部に再転送しなけれ
ばならないので、処理時間がその分遅くなるとい
う問題点を有している。
スで接続し、カメラ制御用の信号を共用すること
は、回路構成が簡単になるなどの優れた利点があ
るが、演算器にて繰り返し演算処理する必要があ
る場合には、一旦イメージデータをホストコンピ
ユータ等によつて最初の入力部に再転送しなけれ
ばならないので、処理時間がその分遅くなるとい
う問題点を有している。
この発明は、このような問題点に着目してなさ
れたもので、繰り返し演算処理する場合でも処理
時間が速い画像処理システムを提供するものであ
る。
れたもので、繰り返し演算処理する場合でも処理
時間が速い画像処理システムを提供するものであ
る。
この発明の画像処理システムは、カメラを制御
するコントローラと、カメラから得られたイメー
ジデータを記憶する複数の画像メモリと、そのイ
メージデータの演算処理を行う演算器と、演算さ
れたイメージデータに基づいてモニタに画像表示
させる出力部とを備え、各コントローラ、画像メ
モリ、演算器の間をデータ信号が往復可能に2系
統のイメージバスで接続すると共に、このイメー
ジバスに前記コントローラからカメラ制御用の信
号を同期制御信号として出力し、各画像メモリに
対するデータ信号の流れを選択するバススイツチ
を設け、イメージデータの繰り返し演算を前記イ
メージバスにデータ信号を流すことで行えるよう
にしたものである。
するコントローラと、カメラから得られたイメー
ジデータを記憶する複数の画像メモリと、そのイ
メージデータの演算処理を行う演算器と、演算さ
れたイメージデータに基づいてモニタに画像表示
させる出力部とを備え、各コントローラ、画像メ
モリ、演算器の間をデータ信号が往復可能に2系
統のイメージバスで接続すると共に、このイメー
ジバスに前記コントローラからカメラ制御用の信
号を同期制御信号として出力し、各画像メモリに
対するデータ信号の流れを選択するバススイツチ
を設け、イメージデータの繰り返し演算を前記イ
メージバスにデータ信号を流すことで行えるよう
にしたものである。
この発明の画像処理システムにおいては、カメ
ラのコントローラ、画像メモリ、演算器の間が2
系統のイメージバスで接続され、データ信号が
各々の間で往復可能になつている。そして、この
イメージバスに上記コントローラからカメラ制御
用の信号が同期制御信号として出力され、このイ
メージバスに流れてくる制御信号により各部が制
御される。その際、データ信号は各々の間を往復
できるので、繰り返し演算処理する場合でもデー
タ信号を最初の入力部に戻す必要がなく、処理速
度が速くなる。
ラのコントローラ、画像メモリ、演算器の間が2
系統のイメージバスで接続され、データ信号が
各々の間で往復可能になつている。そして、この
イメージバスに上記コントローラからカメラ制御
用の信号が同期制御信号として出力され、このイ
メージバスに流れてくる制御信号により各部が制
御される。その際、データ信号は各々の間を往復
できるので、繰り返し演算処理する場合でもデー
タ信号を最初の入力部に戻す必要がなく、処理速
度が速くなる。
第1図はこの発明の一実施例を示す構成図であ
る。このシステムには、各機能別に分離された入
出力用基板イ、メモリ基板ロ,ハ、演算用基板ニ
が備えられており、入出力用基板イにはカメラ1
及び全体を制御するシステムコントローラ5と、
前述したA/D変換器6とモニタ3にビデオ信号
を供給するためのD/A変換器7が実装されてい
る。また、各メモリ基板ロ,ハには、カメラ1か
らA/D変換器6を通して得られたイメージデー
タを記憶する複数の画像メモリA,B,C,d,
8a〜8dと、各画像メモリ8a〜8dに対する
データ信号の流れを選択するバススイツチ9a〜
9dが実装され、演算用基板ニにはイメージデー
タの演算処理を行う演算器10が実装されてい
る。そして、これらの各基板イ,ロ,ハ,ニの間
は、データ信号が往復可能に2系統のイメージバ
ス11a,11bで接続され、このイメージバス
11a,11bにシステムコントローラ5からカ
メラ制御用の信号が同期制御信号として出力され
ており、イメージデータの繰り返し演算がイメー
ジバス11a,11bにそのデータ信号を流すこ
とで行えるようになつている。また、各基板イ,
ロ,ハ,ニは、ホストコンピユータ4と接続され
たシステムバス12にそれぞれ接続されている。
る。このシステムには、各機能別に分離された入
出力用基板イ、メモリ基板ロ,ハ、演算用基板ニ
が備えられており、入出力用基板イにはカメラ1
及び全体を制御するシステムコントローラ5と、
前述したA/D変換器6とモニタ3にビデオ信号
を供給するためのD/A変換器7が実装されてい
る。また、各メモリ基板ロ,ハには、カメラ1か
らA/D変換器6を通して得られたイメージデー
タを記憶する複数の画像メモリA,B,C,d,
8a〜8dと、各画像メモリ8a〜8dに対する
データ信号の流れを選択するバススイツチ9a〜
9dが実装され、演算用基板ニにはイメージデー
タの演算処理を行う演算器10が実装されてい
る。そして、これらの各基板イ,ロ,ハ,ニの間
は、データ信号が往復可能に2系統のイメージバ
ス11a,11bで接続され、このイメージバス
11a,11bにシステムコントローラ5からカ
メラ制御用の信号が同期制御信号として出力され
ており、イメージデータの繰り返し演算がイメー
ジバス11a,11bにそのデータ信号を流すこ
とで行えるようになつている。また、各基板イ,
ロ,ハ,ニは、ホストコンピユータ4と接続され
たシステムバス12にそれぞれ接続されている。
次に、動作について説明する。各部を制御する
システムコントローラ5は入出力用基板イのみに
あり、このコントローラ5から出力されるカメラ
制御用の信号により各部の制御が行われる。この
入出力用基板イには、カメラ用のインターフエー
スとモニタ用のインターフエースが存在している
が、これらは互いに独立して何の関係もない構成
となつている。また、演算用基板ニは二つのバス
をもつているが、一方は演算器10にデータを入
力させるバスで、他方は単にデータを通過させる
だけのバスとなつている。そして、各基板イ〜ニ
の間は、図の上方から下方、また下方から上方に
向けてデータ転送ができるように2系統のイメー
ジバス11a,11bで接続されている。
システムコントローラ5は入出力用基板イのみに
あり、このコントローラ5から出力されるカメラ
制御用の信号により各部の制御が行われる。この
入出力用基板イには、カメラ用のインターフエー
スとモニタ用のインターフエースが存在している
が、これらは互いに独立して何の関係もない構成
となつている。また、演算用基板ニは二つのバス
をもつているが、一方は演算器10にデータを入
力させるバスで、他方は単にデータを通過させる
だけのバスとなつている。そして、各基板イ〜ニ
の間は、図の上方から下方、また下方から上方に
向けてデータ転送ができるように2系統のイメー
ジバス11a,11bで接続されている。
ここで、具体的な例としてメモリA,8aとメ
モリC,8cを使用して繰り返し演算を行う場合
について説明する。
モリC,8cを使用して繰り返し演算を行う場合
について説明する。
第2図aに示す例では、メモリ8aから読み出
されたデータは図の矢印に従つて演算器10に入
り、ここで演算処理された後、メモリ8cに送り
込まれる。この時、他のメモリ8b,8dはバイ
パスされている。また、第2図bに示す例では、
逆にメモリ8cから読み出されたデータが処理さ
れ、メモリ8aで格納される。そして、これらの
手順を繰り返すことにより、繰り返しの高速演算
が可能となる。また、演算器10をバイパスさせ
ることで、各メモリ間のデータ転送も高速に行う
ことができる。このイメージバス11a,11b
によるデータ転送は、システムバス12を使用し
た場合よりもかなり速く行うことができる。この
ように、データ処理を柔軟に行うことができ、し
かも高速にて処理することができる。
されたデータは図の矢印に従つて演算器10に入
り、ここで演算処理された後、メモリ8cに送り
込まれる。この時、他のメモリ8b,8dはバイ
パスされている。また、第2図bに示す例では、
逆にメモリ8cから読み出されたデータが処理さ
れ、メモリ8aで格納される。そして、これらの
手順を繰り返すことにより、繰り返しの高速演算
が可能となる。また、演算器10をバイパスさせ
ることで、各メモリ間のデータ転送も高速に行う
ことができる。このイメージバス11a,11b
によるデータ転送は、システムバス12を使用し
た場合よりもかなり速く行うことができる。この
ように、データ処理を柔軟に行うことができ、し
かも高速にて処理することができる。
以上説明したように、この発明によれば、カメ
ラの制御用信号を画像メモリ、演算器、モニタへ
の出力部に対しても使用し、且つこれらの各部を
2系統のイメージバスで接続して往復のデータ転
送を可能にしたため、繰り返し演算処理する場合
でも高速で処理することができ、しかも各機能別
に基板を分離できるので回路構成が簡易になると
いう効果がある。
ラの制御用信号を画像メモリ、演算器、モニタへ
の出力部に対しても使用し、且つこれらの各部を
2系統のイメージバスで接続して往復のデータ転
送を可能にしたため、繰り返し演算処理する場合
でも高速で処理することができ、しかも各機能別
に基板を分離できるので回路構成が簡易になると
いう効果がある。
第1図はこの発明の一実施例を示す構成図、第
2図a,bは繰り返し演算の際のデータの流れを
示す説明図、第3図は従来例を示す構成図であ
る。 1…カメラ、3…モニタ、5…システムコント
ローラ、8a〜8d…画像メモリ、9a〜9d…
バススイツチ、10…演算器、11a,11b…
イメージバス。
2図a,bは繰り返し演算の際のデータの流れを
示す説明図、第3図は従来例を示す構成図であ
る。 1…カメラ、3…モニタ、5…システムコント
ローラ、8a〜8d…画像メモリ、9a〜9d…
バススイツチ、10…演算器、11a,11b…
イメージバス。
Claims (1)
- 1 カメラを制御するコントローラと、カメラか
ら得られたイメージデータを記憶する複数の画像
メモリと、そのイメージデータの演算処理を行う
演算器と、演算されたイメージデータに基づいて
モニタに画像表示させる出力部とを備え、各コン
トローラ、画像メモリ、演算器の間をデータ信号
が往復可能に2系統のイメージバスで接続すると
共に、このイメージバスに前記コントローラから
カメラ制御用の信号を同期制御信号として出力
し、各画像メモリに対するデータ信号の流れを選
択するバススイツチを設け、イメージデータの繰
り返し演算を前記イメージバスにデータ信号を流
すことで行えるようにしたことを特徴とする画像
処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62329911A JPH01174075A (ja) | 1987-12-28 | 1987-12-28 | 画像処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62329911A JPH01174075A (ja) | 1987-12-28 | 1987-12-28 | 画像処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01174075A JPH01174075A (ja) | 1989-07-10 |
JPH0444463B2 true JPH0444463B2 (ja) | 1992-07-21 |
Family
ID=18226639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62329911A Granted JPH01174075A (ja) | 1987-12-28 | 1987-12-28 | 画像処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01174075A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03224366A (ja) * | 1990-01-30 | 1991-10-03 | Canon Inc | スチルビデオカメラの制御装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292586A (ja) * | 1985-10-17 | 1987-04-28 | Sony Corp | ビデオスイツチング回路 |
-
1987
- 1987-12-28 JP JP62329911A patent/JPH01174075A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292586A (ja) * | 1985-10-17 | 1987-04-28 | Sony Corp | ビデオスイツチング回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH01174075A (ja) | 1989-07-10 |
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