JPH0443473A - 神経細胞回路 - Google Patents
神経細胞回路Info
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- JPH0443473A JPH0443473A JP15128990A JP15128990A JPH0443473A JP H0443473 A JPH0443473 A JP H0443473A JP 15128990 A JP15128990 A JP 15128990A JP 15128990 A JP15128990 A JP 15128990A JP H0443473 A JPH0443473 A JP H0443473A
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- 210000002569 neuron Anatomy 0.000 title claims description 14
- 230000006870 function Effects 0.000 claims abstract description 69
- 238000006243 chemical reaction Methods 0.000 claims abstract description 37
- 238000007796 conventional method Methods 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000009466 transformation Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001537 neural effect Effects 0.000 description 2
- 230000000946 synaptic effect Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、神経細胞回路のアーキテクチャに関する。本
発明は電子計算機回路に利用する。
発明は電子計算機回路に利用する。
本発明は、神経細胞回路のシグモイド関数変換手段にお
いて、 ングモイド関数が奇関数であることを利用することによ
り、 シグモイド関数変換を行うメモリの領域を半減すること
ができるようにしたものである。
いて、 ングモイド関数が奇関数であることを利用することによ
り、 シグモイド関数変換を行うメモリの領域を半減すること
ができるようにしたものである。
まず、−船釣な神経細胞回路モデルを第6図を用いて説
明する。神経細胞回路は 0=f(ΣSiω1−θ)(1) f(x)=1/(1+exp(−Xn/T)) (2
)ここで、Xn=ΣS1ωi−θ の演算を行う。積演算回路群2で上式のSiωlの積演
算を行う。積演算回路群2のω1はシナプス荷重とよば
れるもので、この処理を行う前に予め設定されている。
明する。神経細胞回路は 0=f(ΣSiω1−θ)(1) f(x)=1/(1+exp(−Xn/T)) (2
)ここで、Xn=ΣS1ωi−θ の演算を行う。積演算回路群2で上式のSiωlの積演
算を行う。積演算回路群2のω1はシナプス荷重とよば
れるもので、この処理を行う前に予め設定されている。
積演算回路群2からの出力は加減算回路3で加算され、
その後にシグモイド変換回路50で第4図に示すような
シグモイド関数によって人力信号線群1が非線形演算さ
れ神経細胞回路出力バス51に出力される。シグモイド
関数は上記(2)式で表される。ここで、Tは温度変数
とよばれるもので、この値によってシグモイド関数曲線
の傾きを変えることができる。しきい値発生回路60は
しきい値はθである。
その後にシグモイド変換回路50で第4図に示すような
シグモイド関数によって人力信号線群1が非線形演算さ
れ神経細胞回路出力バス51に出力される。シグモイド
関数は上記(2)式で表される。ここで、Tは温度変数
とよばれるもので、この値によってシグモイド関数曲線
の傾きを変えることができる。しきい値発生回路60は
しきい値はθである。
さて、第6図に示す神経細胞回路のモデルを実際の回路
で実現するアイデアを第5図に示す。
で実現するアイデアを第5図に示す。
般にシグモイド関数のような非線形変換を動的なディジ
タル回路で実現することは龍しく、メモリを用い変換値
をメモリに書き込んでおき、人力値をアドレスバスに割
り当てて変換値を読み出す手段が多用される。第5図が
この一実施例である。
タル回路で実現することは龍しく、メモリを用い変換値
をメモリに書き込んでおき、人力値をアドレスバスに割
り当てて変換値を読み出す手段が多用される。第5図が
この一実施例である。
メモリ40に第4図に示すようなシグモイド関数曲線3
3につい□て、X軸をΔXの等間隔に分割したときのx
i (i=1.2.3 )値に対するY軸方向の離散
値をメモリ40に設定する。メモリ40のアドレスバス
にはxi値を与えてY軸の値を取り出す。xi値の生成
はシフタ4で行う。シフタ4では加減算回路3から出力
される積和演算値をメモリ40のワード数に合うように
n (nワード2.4の偶数値)で除算し、すなわちビ
ットシフトしてxi値を出力する。
3につい□て、X軸をΔXの等間隔に分割したときのx
i (i=1.2.3 )値に対するY軸方向の離散
値をメモリ40に設定する。メモリ40のアドレスバス
にはxi値を与えてY軸の値を取り出す。xi値の生成
はシフタ4で行う。シフタ4では加減算回路3から出力
される積和演算値をメモリ40のワード数に合うように
n (nワード2.4の偶数値)で除算し、すなわちビ
ットシフトしてxi値を出力する。
このように、従来例では、シグモイド関数変換をメモリ
上のテーブルを用いて行うので、方式自体は単純である
が大きなメモリ容量を必要とし、したがって、大きなレ
イアウト面積を必要になり、特に集積回路で実現するこ
とが困難である欠点があった。
上のテーブルを用いて行うので、方式自体は単純である
が大きなメモリ容量を必要とし、したがって、大きなレ
イアウト面積を必要になり、特に集積回路で実現するこ
とが困難である欠点があった。
本発明は、このような欠点を除去するもので、入出力可
能なメモリとバイアスレジスタ、加算器などからなる構
成でシグモイド関数変換を実行する神経細胞回路を提供
することを目的とする。
能なメモリとバイアスレジスタ、加算器などからなる構
成でシグモイド関数変換を実行する神経細胞回路を提供
することを目的とする。
本発明は、シグモイド関数変換が行われる被変換値を量
子化して出力するシフタと、このシフタからの出力値を
アドレスとして入力するメモリと、シグモイド関数変換
値を出力するバスとを備えた神経細胞回路において、上
記メモリは、シグモイド関数変換値を示す回転対称曲線
が対称点で半裁された曲線に対応するシグモイド関数変
換値の部分値を上記アドレスでアクセスされる値として
格納する領域を有し、上記被変換値がゼロのときのシグ
モイド関数変換値を設定するバイアス・レジスタと、上
記被変換値のゼロ値に応じて、上記バイアス・レジスタ
の出力または上記メモリからの出力値と上記バイアス・
レジスタからの出力値との加減算結果のいずれか一方の
値を上記バスに与える演算・選択手段とを備えたことを
特徴とする。
子化して出力するシフタと、このシフタからの出力値を
アドレスとして入力するメモリと、シグモイド関数変換
値を出力するバスとを備えた神経細胞回路において、上
記メモリは、シグモイド関数変換値を示す回転対称曲線
が対称点で半裁された曲線に対応するシグモイド関数変
換値の部分値を上記アドレスでアクセスされる値として
格納する領域を有し、上記被変換値がゼロのときのシグ
モイド関数変換値を設定するバイアス・レジスタと、上
記被変換値のゼロ値に応じて、上記バイアス・レジスタ
の出力または上記メモリからの出力値と上記バイアス・
レジスタからの出力値との加減算結果のいずれか一方の
値を上記バスに与える演算・選択手段とを備えたことを
特徴とする。
シグモイド関数変換はメモリにあらかじめ登録されたシ
グモイド関数値にその変数に対応するアドレスを付し、
読み出して出力する。シグモイド関数は奇関数であるの
で、シグモイド−関数変換値を示す回転対称曲線が対称
点で半裁された曲線に対応するシグモイド関数変換値の
部分値をメモリに登録し、他の半裁された曲線に対応す
るシグモイド関数変換値の値は、この部分値を用いて演
算して求める。これにより、メモリ領域を二分の−に縮
小することができる。
グモイド関数値にその変数に対応するアドレスを付し、
読み出して出力する。シグモイド関数は奇関数であるの
で、シグモイド−関数変換値を示す回転対称曲線が対称
点で半裁された曲線に対応するシグモイド関数変換値の
部分値をメモリに登録し、他の半裁された曲線に対応す
るシグモイド関数変換値の値は、この部分値を用いて演
算して求める。これにより、メモリ領域を二分の−に縮
小することができる。
まず、本発明の第一実施例を第1図を用いて説明する。
すなわち、この実施例は、第1図ないし第3図に示すよ
うに、シグモイド関数変換が行われる被変換値を量子化
して出力するシフタ4と、このシフタ4からの出力値を
アドレスとして入力する1/2容量メモリ9と、シグモ
イド関数変換値を出力する神経細胞回路出力バス16と
を備え、さらに、本発明の特徴とする手段として、1/
2容量メモリ9は、シグモイド関数変換値を示す回転対
称曲線が対称点で半裁された曲線に対応するシグモイド
関数変換値の部分値を上記アドレスでアクセスされる値
として格納する領域を有し、上記被変換値がゼロのとき
のシグモイド関数変換値を設定するバイアス・レジスタ
6と、上記被変換値のゼロ値に応じて、バイアス・レジ
スタ6の出力または1/2容量メモリ9からの出力値と
バイアス・レジスタ6からの出力値との加減算結果のい
ずれか一方の値を神経細胞回路出力バス16に与える演
算・選択手段とを備える。
うに、シグモイド関数変換が行われる被変換値を量子化
して出力するシフタ4と、このシフタ4からの出力値を
アドレスとして入力する1/2容量メモリ9と、シグモ
イド関数変換値を出力する神経細胞回路出力バス16と
を備え、さらに、本発明の特徴とする手段として、1/
2容量メモリ9は、シグモイド関数変換値を示す回転対
称曲線が対称点で半裁された曲線に対応するシグモイド
関数変換値の部分値を上記アドレスでアクセスされる値
として格納する領域を有し、上記被変換値がゼロのとき
のシグモイド関数変換値を設定するバイアス・レジスタ
6と、上記被変換値のゼロ値に応じて、バイアス・レジ
スタ6の出力または1/2容量メモリ9からの出力値と
バイアス・レジスタ6からの出力値との加減算結果のい
ずれか一方の値を神経細胞回路出力バス16に与える演
算・選択手段とを備える。
次に、第一実施例の動作を第1図に基づき説明する。1
/2容量メモリ9は従来技術例のメモリサイズの少なく
とも1/2のサイズになっている。
/2容量メモリ9は従来技術例のメモリサイズの少なく
とも1/2のサイズになっている。
この点について第4図を参照して説明する。シグモイド
関数曲線33は奇関数であり、Y軸に対して符号を反転
して対象である。すなわち、y値の絶対値についてはY
軸に対して対称である。1/2容量メモリ9には、第1
象限内でX軸をΔXの等間隔に分割したときのxi(i
二1.2.3 )値に対するY軸方向の離散値が設定さ
れる。したかって、従来技術の1/2のデータを保持す
るメモリ容量でよく、同時にY軸方向に対しては1/2
の分解能のデータを格納するメモリ・ワード幅でよいの
で、メモリ・ワード幅で1ビツト削減できる。バイアス
・、レジスタ6にはシグモイド関数曲線33のY切片の
値32が設定される。加減算回路8はバイアス値出力バ
ス11とメモリ出力バス14とに対して符号出力線13
の符号ビットによって加算または減算を行う。ここで、
被シグモイド関数変換人力バス17は「2」の補数表現
データである。
関数曲線33は奇関数であり、Y軸に対して符号を反転
して対象である。すなわち、y値の絶対値についてはY
軸に対して対称である。1/2容量メモリ9には、第1
象限内でX軸をΔXの等間隔に分割したときのxi(i
二1.2.3 )値に対するY軸方向の離散値が設定さ
れる。したかって、従来技術の1/2のデータを保持す
るメモリ容量でよく、同時にY軸方向に対しては1/2
の分解能のデータを格納するメモリ・ワード幅でよいの
で、メモリ・ワード幅で1ビツト削減できる。バイアス
・、レジスタ6にはシグモイド関数曲線33のY切片の
値32が設定される。加減算回路8はバイアス値出力バ
ス11とメモリ出力バス14とに対して符号出力線13
の符号ビットによって加算または減算を行う。ここで、
被シグモイド関数変換人力バス17は「2」の補数表現
データである。
したがって、最上位ビットが符号ビットになる。
符号出力線13が論理「1」であれば負の数であり、加
減算回路8では減算を行う。符号出力線13が論理「0
」であれば正の数であり、加算を行う。
減算回路8では減算を行う。符号出力線13が論理「0
」であれば正の数であり、加算を行う。
方、被シグモイド関数変換入力バス17がゼロであると
きに、ゼロ検出回路5がこの状態を検出し、。
きに、ゼロ検出回路5がこの状態を検出し、。
セレクタ7がバイアス・レジスタ6の出力値を選択して
神経細胞回路出力バス16に出力するようゼロ検出線1
0に論理「1」を出力する。被シグモイド関数変換人力
バス17がゼロでなければ、加減算回路8の出力を選択
するようゼロ検出線10に論理「0」を出力する。この
ような回路方式をとることにより、従来技術のシグモイ
ド関数変換と同じ機能を実現することができ、かつレイ
アウト面積をおよそ1/2に削減することができる。
神経細胞回路出力バス16に出力するようゼロ検出線1
0に論理「1」を出力する。被シグモイド関数変換人力
バス17がゼロでなければ、加減算回路8の出力を選択
するようゼロ検出線10に論理「0」を出力する。この
ような回路方式をとることにより、従来技術のシグモイ
ド関数変換と同じ機能を実現することができ、かつレイ
アウト面積をおよそ1/2に削減することができる。
ゼロ検出回路5、バイアス・レジスタ6、セレクタ7お
よび加減算回路8のトランジスタ数は1/2メモリ9の
1/2容量メモリに比べると極めて少なく、全体として
レイアウト面積増大への寄与は少ない。
よび加減算回路8のトランジスタ数は1/2メモリ9の
1/2容量メモリに比べると極めて少なく、全体として
レイアウト面積増大への寄与は少ない。
次に、本発明第二実施例を第2図を用いて説明する。
1/2容量メモリ9は従来技術であげた実施例のメモリ
サイズの少なくとも1/2のサイズになっている。この
点について第4図を参照して説明する。シグモイド関数
曲線33は奇関数であり、Y軸に対して符号を反転して
対象である。すなわち、y値の絶対値についてはY軸に
対して対称である。
サイズの少なくとも1/2のサイズになっている。この
点について第4図を参照して説明する。シグモイド関数
曲線33は奇関数であり、Y軸に対して符号を反転して
対象である。すなわち、y値の絶対値についてはY軸に
対して対称である。
1/2容量メモリ9には、第1象限内でX軸をΔXの等
間隔に分割したときのxi (i=l、2.3 )値
に対するY軸方向の離散値が設定される。
間隔に分割したときのxi (i=l、2.3 )値
に対するY軸方向の離散値が設定される。
したがって、従来技術の1/2のデータを保持するメモ
リ容量でよく、同時にY軸方向に対しては1/2の分解
能のデータを格納するメモリ・ワード幅でよいので、メ
モリ・ワード幅で1ビツト11J減できる。バイアス・
レジスタ6にはシグモイド′関数曲線33のY切片の値
32が設定される。セレクタ7は被シグモイド関数変換
入力バス17がゼロのときに論理「0」を選択し、被シ
グモイド関数変換人力バス17がゼロでないときにメモ
リ出力バス14を選択してセレクタ出力バス22に出力
する。ゼロ検出回路5が被シグモイド関数変換入力バス
17がゼロか否かを検出し、被シグモイド関数変換入力
バス17がゼロのときに論理「l」をゼロ検出線10に
出力し、セレクタ7は論理「0」を選択する。
リ容量でよく、同時にY軸方向に対しては1/2の分解
能のデータを格納するメモリ・ワード幅でよいので、メ
モリ・ワード幅で1ビツト11J減できる。バイアス・
レジスタ6にはシグモイド′関数曲線33のY切片の値
32が設定される。セレクタ7は被シグモイド関数変換
入力バス17がゼロのときに論理「0」を選択し、被シ
グモイド関数変換人力バス17がゼロでないときにメモ
リ出力バス14を選択してセレクタ出力バス22に出力
する。ゼロ検出回路5が被シグモイド関数変換入力バス
17がゼロか否かを検出し、被シグモイド関数変換入力
バス17がゼロのときに論理「l」をゼロ検出線10に
出力し、セレクタ7は論理「0」を選択する。
また、被シグモイド関数変換人力バス17がゼロでない
とき論理「0」をゼロ検出線10に出力し、セレクタ7
はメモリ出力バス14を選択する。加減算回路8はバイ
アス値出力バス23とセレクタ出力バス22とについて
符号出力線13の符号ビットにょって加算または減算を
行う。ここで、被シグモイド関数変換入力バス17は「
2」の補数表現データである。したがって、最上位ビッ
トが符号ビットになる。符号出力線13が論理「1」で
あれば負の数であり、加減算回路8では減算を行う。符
号出力線13が論理「0」であれば正の数であり、加算
を行う。
とき論理「0」をゼロ検出線10に出力し、セレクタ7
はメモリ出力バス14を選択する。加減算回路8はバイ
アス値出力バス23とセレクタ出力バス22とについて
符号出力線13の符号ビットにょって加算または減算を
行う。ここで、被シグモイド関数変換入力バス17は「
2」の補数表現データである。したがって、最上位ビッ
トが符号ビットになる。符号出力線13が論理「1」で
あれば負の数であり、加減算回路8では減算を行う。符
号出力線13が論理「0」であれば正の数であり、加算
を行う。
次に、本発明の第三実施例を第3図を用いて説明する。
1/2容量メモリ9は従来技術であげた実施例のメモリ
サイズの少なくとも1/2のサイズになっている。この
点について第4図を参照して説明する。シグモイド関数
曲線33は奇関数であり、Y軸に対して符号を反転して
対称である。すなわち、y値の絶対値についてはY軸に
対して対称である。
サイズの少なくとも1/2のサイズになっている。この
点について第4図を参照して説明する。シグモイド関数
曲線33は奇関数であり、Y軸に対して符号を反転して
対称である。すなわち、y値の絶対値についてはY軸に
対して対称である。
1/2容量メモリ9には、第1象限内でX軸をΔ×の等
間隔に分割したときのxi (i=l、2.3・)値
に対するY軸方向の離散値が設定される。
間隔に分割したときのxi (i=l、2.3・)値
に対するY軸方向の離散値が設定される。
したがって、従来技術の1/2のデータを保持するメモ
リ容量でよく、同時にY軸方向に対しては1/2の分解
能のデータを格納するメモリ・ワード幅でよいので、メ
モリ・ワード幅で1ビツト削減できる。バイアス・レジ
スタ6にはシグモイド関数曲線33のY切片の値32が
設定される。加減算回路8はバイアス値出力バス11と
メモリ出力バス14とについて符号出力線13の符号ビ
ットによって加算または減算を行う。ここで、被シグモ
イド関数変換入力バス17は「2」の補数表現データで
ある。したがって、最上位ビットが符号ビットになる。
リ容量でよく、同時にY軸方向に対しては1/2の分解
能のデータを格納するメモリ・ワード幅でよいので、メ
モリ・ワード幅で1ビツト削減できる。バイアス・レジ
スタ6にはシグモイド関数曲線33のY切片の値32が
設定される。加減算回路8はバイアス値出力バス11と
メモリ出力バス14とについて符号出力線13の符号ビ
ットによって加算または減算を行う。ここで、被シグモ
イド関数変換入力バス17は「2」の補数表現データで
ある。したがって、最上位ビットが符号ビットになる。
符号出力線13が論理「1」であれば負の数であり、加
減算回路8では減算を行う。符号出力線13が論理「0
」であれば正の数であり、加算を行う。第一実施例およ
び第二実施例では、被シグモイド関数変換入力バス17
がゼロであるときにゼロ検出回路5がこの状態を検出し
、バイアス・レジスタ6の設定値をシグモイド関数変換
値として出力していたが、この第三実施例では、1/2
容量メモリ9にメモリ参照アドレスバス15の値がゼロ
のときに対応するメモリアドレスにゼロ値を設定してお
く。このときに、メモリ出力バス14にはセ′ロ値が出
力され、加減算回路8ではこのゼロ値とバイアス・レジ
スタ6との加減算を行うので、結局バイアス・レジスタ
6を神経細胞回路比カバスフ1に出力することになる。
減算回路8では減算を行う。符号出力線13が論理「0
」であれば正の数であり、加算を行う。第一実施例およ
び第二実施例では、被シグモイド関数変換入力バス17
がゼロであるときにゼロ検出回路5がこの状態を検出し
、バイアス・レジスタ6の設定値をシグモイド関数変換
値として出力していたが、この第三実施例では、1/2
容量メモリ9にメモリ参照アドレスバス15の値がゼロ
のときに対応するメモリアドレスにゼロ値を設定してお
く。このときに、メモリ出力バス14にはセ′ロ値が出
力され、加減算回路8ではこのゼロ値とバイアス・レジ
スタ6との加減算を行うので、結局バイアス・レジスタ
6を神経細胞回路比カバスフ1に出力することになる。
このような回路方式をとることにより、従来技術のシグ
モイド関数変換と同じ機能を実現することができ、かつ
レイアウト面積をおよそ1/2に削減することができる
。
モイド関数変換と同じ機能を実現することができ、かつ
レイアウト面積をおよそ1/2に削減することができる
。
バイアス・レジスタ6と加減算回路8のトランジスタ数
は1/2容量メモリ9に比べると極めて少なく、全体と
してレイアウト面積増大への寄与は少ない。
は1/2容量メモリ9に比べると極めて少なく、全体と
してレイアウト面積増大への寄与は少ない。
本発明は以上説明したように、従来技術のシグモイド関
数変換と同じ機能を実現することができ、かつレイアウ
ト面積をおよそ1/2に削減することができる効果があ
る。
数変換と同じ機能を実現することができ、かつレイアウ
ト面積をおよそ1/2に削減することができる効果があ
る。
第1図は本発明第一実施例の構成を示すブロック構成図
。 第2図は本発明第二実施例の構成を示すブロック構成図
。 第3図は本発明第三実施例の構成を示すブロック構成図
。 第4図はシグモイド関数曲線を示す座標図。 第5図は従来例の構成を示すブロック構成図。 第6図は神経細胞回路の機能を示す概要図。 1・・・入力信号線群、2・・・積演算回路群、3.8
・・・加減算回路、4・・・ンフタ、5・・・ゼロ検出
回路、G・・・バイアス・レジスタ、7・・・セレクタ
、9・・・l/2容量メモリ、10・・・ゼロ検出線、
11.23・・・バイアス値出力バス、12・・・加算
器出力バス、13・・・符号出力線、14・・・メモリ
出力バス、15・・・メモリ参照アドレスバス、16.
21.41.51.71・・・神経細胞回路出力バス、
17・・・被シグモイド関数変換人力バス、22・・・
セレクタ出力バス、33・・・シグモイド関数曲線、4
0・・・メモリ、50・・・シグモイド変換回路、60
・・・しきい値発生回路。 特許出願人 日本電気株式会社− 1,/ 代理人 弁理士 井 出 直 孝 f4能概尋 亮 6 図
。 第2図は本発明第二実施例の構成を示すブロック構成図
。 第3図は本発明第三実施例の構成を示すブロック構成図
。 第4図はシグモイド関数曲線を示す座標図。 第5図は従来例の構成を示すブロック構成図。 第6図は神経細胞回路の機能を示す概要図。 1・・・入力信号線群、2・・・積演算回路群、3.8
・・・加減算回路、4・・・ンフタ、5・・・ゼロ検出
回路、G・・・バイアス・レジスタ、7・・・セレクタ
、9・・・l/2容量メモリ、10・・・ゼロ検出線、
11.23・・・バイアス値出力バス、12・・・加算
器出力バス、13・・・符号出力線、14・・・メモリ
出力バス、15・・・メモリ参照アドレスバス、16.
21.41.51.71・・・神経細胞回路出力バス、
17・・・被シグモイド関数変換人力バス、22・・・
セレクタ出力バス、33・・・シグモイド関数曲線、4
0・・・メモリ、50・・・シグモイド変換回路、60
・・・しきい値発生回路。 特許出願人 日本電気株式会社− 1,/ 代理人 弁理士 井 出 直 孝 f4能概尋 亮 6 図
Claims (1)
- 1.シグモイド関数変換が行われる被変換値を量子化し
て出力するシフタと、 このシフタからの出力値をアドレスとして入力するメモ
リと、 シグモイド関数変換値を出力するバスと を備えた神経細胞回路において、 上記メモリは、シグモイド関数変換値を示す回転対称曲
線が対称点で半裁された曲線に対応するシグモイド関数
変換値の部分値を上記アドレスでアクセスされる値とし
て格納する領域を有し、上記被変換値がゼロのときのシ
グモイド関数変換値を設定するバイアス・レジスタと、 上記被変換値のゼロ値に応じて、上記バイアス・レジス
タの出力または上記メモリからの出力値と上記バイアス
・レジスタからの出力値との加減算結果のいずれか一方
の値を上記バスに与える演算・選択手段と を備えたことを特徴とする神経細胞回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15128990A JPH0443473A (ja) | 1990-06-08 | 1990-06-08 | 神経細胞回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15128990A JPH0443473A (ja) | 1990-06-08 | 1990-06-08 | 神経細胞回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0443473A true JPH0443473A (ja) | 1992-02-13 |
Family
ID=15515431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15128990A Pending JPH0443473A (ja) | 1990-06-08 | 1990-06-08 | 神経細胞回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0443473A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021047778A (ja) * | 2019-09-20 | 2021-03-25 | 株式会社東芝 | 演算回路 |
-
1990
- 1990-06-08 JP JP15128990A patent/JPH0443473A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021047778A (ja) * | 2019-09-20 | 2021-03-25 | 株式会社東芝 | 演算回路 |
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