JPH0438526Y2 - - Google Patents
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- JPH0438526Y2 JPH0438526Y2 JP1987092072U JP9207287U JPH0438526Y2 JP H0438526 Y2 JPH0438526 Y2 JP H0438526Y2 JP 1987092072 U JP1987092072 U JP 1987092072U JP 9207287 U JP9207287 U JP 9207287U JP H0438526 Y2 JPH0438526 Y2 JP H0438526Y2
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- Expired
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000004080 punching Methods 0.000 description 6
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000005452 bending Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はFET(電界効果型トランジスタ)のリ
ードフレームをタブ端子化してコネクタ内に内蔵
するFETコネクターにおいて、タブ巾寸法を自
在に設計できるリードフレームの打抜き加工形状
に関するものである。
ードフレームをタブ端子化してコネクタ内に内蔵
するFETコネクターにおいて、タブ巾寸法を自
在に設計できるリードフレームの打抜き加工形状
に関するものである。
従来、各種の電気機器に使用されているFET
はプリント配線板などに組み込むのに便利な形態
に設計製作されている。
はプリント配線板などに組み込むのに便利な形態
に設計製作されている。
かかるFETのリードフレームは、第3図に示
すように、銅合金製の帯状材1をプレスにて打抜
き加工して両端に連鎖帯2を残し、両連鎖帯2,
2に「川」の字状に配列されるリードフレーム
3,4及び5を連成し、しかる後に、リードフレ
ーム4上にペレツト付けされた半導体部6とリー
ドフレーム3及び5とはワイヤ7を介して接続さ
れ、半導体6とワイヤ7とは樹脂パツケージによ
りモールドされる。
すように、銅合金製の帯状材1をプレスにて打抜
き加工して両端に連鎖帯2を残し、両連鎖帯2,
2に「川」の字状に配列されるリードフレーム
3,4及び5を連成し、しかる後に、リードフレ
ーム4上にペレツト付けされた半導体部6とリー
ドフレーム3及び5とはワイヤ7を介して接続さ
れ、半導体6とワイヤ7とは樹脂パツケージによ
りモールドされる。
尚、符号8はFETを連続的に流れ作業により
加工するための送り孔である。
加工するための送り孔である。
以上のように製作されるリードフレームには次
のような問題点があつた。
のような問題点があつた。
一般のリード端子は細く、ワイヤーハーネスの
信号線のリレーとして使用する場合には、リード
フレームをそのままリレー端子として使用するこ
とができず、リードフレームの幅寸法を大きくと
る必要があるが、3本のリードフレームの幅寸法
を拡大すると、通常のリードフレームの間隔で
は、形成できない問題があつた。
信号線のリレーとして使用する場合には、リード
フレームをそのままリレー端子として使用するこ
とができず、リードフレームの幅寸法を大きくと
る必要があるが、3本のリードフレームの幅寸法
を拡大すると、通常のリードフレームの間隔で
は、形成できない問題があつた。
又、3本のリードフレームのピツチを広げるこ
とによつて十分な幅の端子を形成することができ
るが、リードフレームの幅も大きなものとなり、
十分な機械的強度を得ようとすれば樹脂パツケー
ジも大きなものとしなければならなく、コネクタ
が肥大化する弊害を生ずる。
とによつて十分な幅の端子を形成することができ
るが、リードフレームの幅も大きなものとなり、
十分な機械的強度を得ようとすれば樹脂パツケー
ジも大きなものとしなければならなく、コネクタ
が肥大化する弊害を生ずる。
本考案はかかる問題点に対してなされたもので
ある。
ある。
本考案はコネクタを肥大化することなく、タブ
端子となるリードフレームの幅寸法を拡大するこ
とにあり、打抜き加工される3つのリードフレー
ムの形状を、並列して配列された3本のリードフ
レームのうち両端のリードフレームに中央のリー
ドフレームより遠ざかる中間部を設け、該中間部
の先端に中央のタブ端子に平行なタブ端子を設け
た形状とし、打抜き加工後に上記中間部を折り曲
げた形状とした。
端子となるリードフレームの幅寸法を拡大するこ
とにあり、打抜き加工される3つのリードフレー
ムの形状を、並列して配列された3本のリードフ
レームのうち両端のリードフレームに中央のリー
ドフレームより遠ざかる中間部を設け、該中間部
の先端に中央のタブ端子に平行なタブ端子を設け
た形状とし、打抜き加工後に上記中間部を折り曲
げた形状とした。
打抜き加工後に中間部を折り曲げることによ
り、タブ端子相互間の距離は所要の寸法に調整で
きるため、リードフレームの先端を幅広のタブ端
子とすることができる。
り、タブ端子相互間の距離は所要の寸法に調整で
きるため、リードフレームの先端を幅広のタブ端
子とすることができる。
本考案の実施例を図面を参照して説明する。
第1図イは帯状在1をプレスにて打抜き加工し
た状態を示し、各リードフレーム9,10及び1
1は打抜きにより残された連鎖帯2に一端が連結
され平行に配列される。
た状態を示し、各リードフレーム9,10及び1
1は打抜きにより残された連鎖帯2に一端が連結
され平行に配列される。
そして、両端のリードフレーム9,11には中
央のリードフレーム10より遠ざかる方向に延び
る中間部12,13が延設され、中間部12,1
3の先端より中央のリードフレーム10の先端に
延設されるタブ端子14に平行なタブ端子15,
16が延設される。
央のリードフレーム10より遠ざかる方向に延び
る中間部12,13が延設され、中間部12,1
3の先端より中央のリードフレーム10の先端に
延設されるタブ端子14に平行なタブ端子15,
16が延設される。
従つて、各タブ端子14,15及び16は相互
の間隔が大となるため、幅寸法を大きくとること
ができる利点が生じタブ幅を自在に設計すること
ができる。
の間隔が大となるため、幅寸法を大きくとること
ができる利点が生じタブ幅を自在に設計すること
ができる。
そして、第1図ロに示すように、次工程で中間
部12,13が略直角に折り曲げられる。
部12,13が略直角に折り曲げられる。
その後の工程は、第2図に示すように、中央の
リードフレーム10上に半導体部6がペレツト付
けされ更に半導体部6とリードフレーム9,11
とがワイヤ7によつて接続され、第2図イの状態
から第2図ロの状態となる。
リードフレーム10上に半導体部6がペレツト付
けされ更に半導体部6とリードフレーム9,11
とがワイヤ7によつて接続され、第2図イの状態
から第2図ロの状態となる。
そして、更に次工程に送られて、各リードフレ
ーム9,10,11は樹脂パツケージ17が被覆
され(第2図ハ参照)、各リードフレーム9,1
0,11は連鎖帯2より切り離され(第2図ニ参
照)、タブ端子14,15,16はホルダー18
に嵌挿された後にプラスチツク製のハウジング1
9に挿入され、ハウジング19とホルダー18と
によつてFETコネクタとなる(第2図ホ参照)。
ーム9,10,11は樹脂パツケージ17が被覆
され(第2図ハ参照)、各リードフレーム9,1
0,11は連鎖帯2より切り離され(第2図ニ参
照)、タブ端子14,15,16はホルダー18
に嵌挿された後にプラスチツク製のハウジング1
9に挿入され、ハウジング19とホルダー18と
によつてFETコネクタとなる(第2図ホ参照)。
以上のように、リードフレーム9,11の先端
に設けられた外方に延びる中間部12,13を折
り曲げることにより、中間部12,13の先端に
延設されるタブ端子15,16がタブ端子14に
近接して所定の間隔に調整されるため、プレス打
抜き加工時においては各タブ端子の幅を幅広くし
ておくことが可能となつた。
に設けられた外方に延びる中間部12,13を折
り曲げることにより、中間部12,13の先端に
延設されるタブ端子15,16がタブ端子14に
近接して所定の間隔に調整されるため、プレス打
抜き加工時においては各タブ端子の幅を幅広くし
ておくことが可能となつた。
従つて、FETコネクターをワイヤーハーネス
の信号線のコネクタとして使用することが可能と
なる。
の信号線のコネクタとして使用することが可能と
なる。
第1図及び第2図は本考案の実施例を示し、第
1図は打抜き加工時における各リードフレームの
配列及び形状を示す平面図、第2図はFETコネ
クタの製造過税説明図、第3図は従来例における
リードフレームの配列を示す平面図である。 1……帯状材、2……連鎖帯、6……半導体
部、7……ワイヤ、8……送り孔、9,10,1
1……リードフレーム、12,13……中間部、
14,15,16……タブ端子、17……樹脂パ
ツケージ、18……ホルダー、19……ハウジン
グ、20……放熱性樹脂。
1図は打抜き加工時における各リードフレームの
配列及び形状を示す平面図、第2図はFETコネ
クタの製造過税説明図、第3図は従来例における
リードフレームの配列を示す平面図である。 1……帯状材、2……連鎖帯、6……半導体
部、7……ワイヤ、8……送り孔、9,10,1
1……リードフレーム、12,13……中間部、
14,15,16……タブ端子、17……樹脂パ
ツケージ、18……ホルダー、19……ハウジン
グ、20……放熱性樹脂。
Claims (1)
- 【実用新案登録請求の範囲】 リードフレームに於いて、 (1) 連鎖帯から三本のリードが並列に延在するこ
と、 (2) 前記三本のリードの先端部は、タブ端子とな
ること、 (3) 中央のリードには、半導体載置部が設けられ
ていること、 (4) 両側のリードのそれぞれは、中間部でのみ中
央のリードより遠ざかる方向に延在し、その他
の部分は中央のリードと平行に延在しているこ
と、 (5) 両側のリードのそれぞれは、中間部において
折り曲げられ、折り曲げられた部分の面が相対
向していること、 を特徴とするリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987092072U JPH0438526Y2 (ja) | 1987-06-17 | 1987-06-17 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1987092072U JPH0438526Y2 (ja) | 1987-06-17 | 1987-06-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63201348U JPS63201348U (ja) | 1988-12-26 |
JPH0438526Y2 true JPH0438526Y2 (ja) | 1992-09-09 |
Family
ID=30953439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1987092072U Expired JPH0438526Y2 (ja) | 1987-06-17 | 1987-06-17 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0438526Y2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081850A (ja) * | 1983-10-11 | 1985-05-09 | Nec Kansai Ltd | 半導体装置の製造方法 |
-
1987
- 1987-06-17 JP JP1987092072U patent/JPH0438526Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6081850A (ja) * | 1983-10-11 | 1985-05-09 | Nec Kansai Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS63201348U (ja) | 1988-12-26 |
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