JPH0387051A - 面実装型二端子半導体装置 - Google Patents
面実装型二端子半導体装置Info
- Publication number
- JPH0387051A JPH0387051A JP3658890A JP3658890A JPH0387051A JP H0387051 A JPH0387051 A JP H0387051A JP 3658890 A JP3658890 A JP 3658890A JP 3658890 A JP3658890 A JP 3658890A JP H0387051 A JPH0387051 A JP H0387051A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- terminal
- conductors
- insulating protector
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 230000001012 protector Effects 0.000 claims description 23
- 230000001681 protective effect Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 12
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000005266 casting Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二つの外部接続端子の一面が同一平面上に位
置しており、その面を印刷配線基板などの回路基板の配
線導体に固着することにより実装できる面実装型二端子
半導体装置に関する。
置しており、その面を印刷配線基板などの回路基板の配
線導体に固着することにより実装できる面実装型二端子
半導体装置に関する。
面実装型半導体装置は、回路基板上への実装時の作業性
の改善、実装時間の短縮、実装高さの低減などの目的で
広く使われるようになった。第２図は従来の面実装型二
端子半導体装置の一例を示し、半導体チップｌが固定さ
れるリードフレーム金属基板２１と半導体チップの上部
電極板１１との接続導線２２の一端がはんだ２で固着さ
れるリードフレーム金属基板２３とは、絶縁保護体３の
対向する側面よりそれぞれ引出されて折り曲げられ、絶
縁保護体３の一側で同一平面上に位置している。この折
り曲げた部分が外部接続端子となり、面実装できる。
の改善、実装時間の短縮、実装高さの低減などの目的で
広く使われるようになった。第２図は従来の面実装型二
端子半導体装置の一例を示し、半導体チップｌが固定さ
れるリードフレーム金属基板２１と半導体チップの上部
電極板１１との接続導線２２の一端がはんだ２で固着さ
れるリードフレーム金属基板２３とは、絶縁保護体３の
対向する側面よりそれぞれ引出されて折り曲げられ、絶
縁保護体３の一側で同一平面上に位置している。この折
り曲げた部分が外部接続端子となり、面実装できる。
第２図に示すような半導体装置では、外部接続端子２１
．２３を半導体チップ１を包囲する絶縁保護体３の対向
する側面から実装面まで折り曲げて弓き回すため、その
分だけ実装面積が大きくなるほか、端子導体が実装面以
外の面上に存在することになり、実装される回路部品間
の絶縁の関係から回路基板上の配線導体間の間隔を広げ
なくてはならず、回路基板の配線設計にも支障がでてく
る。
．２３を半導体チップ１を包囲する絶縁保護体３の対向
する側面から実装面まで折り曲げて弓き回すため、その
分だけ実装面積が大きくなるほか、端子導体が実装面以
外の面上に存在することになり、実装される回路部品間
の絶縁の関係から回路基板上の配線導体間の間隔を広げ
なくてはならず、回路基板の配線設計にも支障がでてく
る。
また、端子導体の折り曲げ作業は工数増加につながり、
生産性向上の妨げとなる。
生産性向上の妨げとなる。
本発明の目的は、上述の欠点を除き、実装面積が最小限
に抑えられ他の半導体装置との絶縁■′隔も小さく、し
かも製作のための工数が低減される面実装型二端子半導
体装置を提供することにある。
に抑えられ他の半導体装置との絶縁■′隔も小さく、し
かも製作のための工数が低減される面実装型二端子半導
体装置を提供することにある。
上記の目的を達成するために、本発明の面実装型二端子
半導体装置は、半導体素体の両面の電極にそれぞれ接続
される二つの導体の一部が半導体素体を包囲する絶縁保
護体の同一側の面から突出して端面が同一平面上にある
外部接続端子をなすものとする。
半導体装置は、半導体素体の両面の電極にそれぞれ接続
される二つの導体の一部が半導体素体を包囲する絶縁保
護体の同一側の面から突出して端面が同一平面上にある
外部接続端子をなすものとする。
半導体素体の電極にそれぞれ接続される二つの導体の一
部が半導体素体を包囲する絶縁保護体の実装面より突出
してそのまま外部接続端子をなすことにより、実装面以
外の絶縁保護体面上には導体は突出しておらず、実装面
積が小さくなり、他の半導体装置との絶縁間隔も小さく
とれ、また端子の折り曲げ作業がないため生産性向上が
可能になる。
部が半導体素体を包囲する絶縁保護体の実装面より突出
してそのまま外部接続端子をなすことにより、実装面以
外の絶縁保護体面上には導体は突出しておらず、実装面
積が小さくなり、他の半導体装置との絶縁間隔も小さく
とれ、また端子の折り曲げ作業がないため生産性向上が
可能になる。
第１図（ａ）〜（Ｃ）は本発明の一実施例を示し、断面
図の第１図（ａ）かられかるように半導体チップ１の両
面の電極にリード線４の頭部４１がはんだ２によってそ
れぞれろう付けられている。そして、両リード線４には
厚さ０．５〜１ｍｍの直方体状端子突起５が互いに輪郭
が平行になるように形成されている。半導体チップ１の
側面は接合被覆樹脂６で覆われ、その上を絶縁保護体３
としての注型樹脂が包囲している。この絶縁保護体３の
一面から端子突起５が２００μｍ以上突出している。端
子突起５の突出端面５１は絶縁保護体３の底面と平行に
なっている。この突出端面５１を回路基板にろう付けす
ることにより面実装できる。第１図（ｂ）は実装面側か
ら見た下面図である。端面５１を最低２００μｍ以上絶
縁保護体３より突出させるのは、端面に絶縁保護体３も
しくはそのはみ出しがかぶってろう付けに支障を及ぼす
ことを避けるためである。このような半導体装置のリー
ド線４には、ピンベツド型半導体装置のリード線をつぶ
して第３図のように頭部４１の近くに端子突起５を形成
したものを用いることができる。このリード線４の頭部
４１を第４図に示すように半導体チップ１の両面の電極
に輪郭が平行になるようにはんだ付けし、チップ側面に
接合被覆樹脂６を塗ったのち、金型内に両リード線４に
よって支持して点線で示す絶縁保護体３としての樹脂を
注型し、絶縁保護体３の一面から端子突起５の端面５１
を突出させる。一方、リード線４の絶縁保護体３から突
出した部分は切り落とす。
図の第１図（ａ）かられかるように半導体チップ１の両
面の電極にリード線４の頭部４１がはんだ２によってそ
れぞれろう付けられている。そして、両リード線４には
厚さ０．５〜１ｍｍの直方体状端子突起５が互いに輪郭
が平行になるように形成されている。半導体チップ１の
側面は接合被覆樹脂６で覆われ、その上を絶縁保護体３
としての注型樹脂が包囲している。この絶縁保護体３の
一面から端子突起５が２００μｍ以上突出している。端
子突起５の突出端面５１は絶縁保護体３の底面と平行に
なっている。この突出端面５１を回路基板にろう付けす
ることにより面実装できる。第１図（ｂ）は実装面側か
ら見た下面図である。端面５１を最低２００μｍ以上絶
縁保護体３より突出させるのは、端面に絶縁保護体３も
しくはそのはみ出しがかぶってろう付けに支障を及ぼす
ことを避けるためである。このような半導体装置のリー
ド線４には、ピンベツド型半導体装置のリード線をつぶ
して第３図のように頭部４１の近くに端子突起５を形成
したものを用いることができる。このリード線４の頭部
４１を第４図に示すように半導体チップ１の両面の電極
に輪郭が平行になるようにはんだ付けし、チップ側面に
接合被覆樹脂６を塗ったのち、金型内に両リード線４に
よって支持して点線で示す絶縁保護体３としての樹脂を
注型し、絶縁保護体３の一面から端子突起５の端面５１
を突出させる。一方、リード線４の絶縁保護体３から突
出した部分は切り落とす。
従って、この半導体装置の両側面には第１図（Ｃ）の側
面図に見られるようにリード線４の切り口が露出してい
る。
面図に見られるようにリード線４の切り口が露出してい
る。
第５図は本発明の別の実施例に用いるリード線４を示し
、このリード線に形成された端子突起５は円筒形にされ
ている。このリード線４は、頭部４１を半導体チップ１
の電極にはんだ付けする際、突起５の方向を考慮する必
要がないので、リード線４の取り扱いが容易になる。た
だしこの場合は、絶縁保護体から突出した端子突起５の
一部を削るかあるいはつぶすことなどにより、平面状の
突出端面を形成する必要がある。
、このリード線に形成された端子突起５は円筒形にされ
ている。このリード線４は、頭部４１を半導体チップ１
の電極にはんだ付けする際、突起５の方向を考慮する必
要がないので、リード線４の取り扱いが容易になる。た
だしこの場合は、絶縁保護体から突出した端子突起５の
一部を削るかあるいはつぶすことなどにより、平面状の
突出端面を形成する必要がある。
第６図に示した実施例では、上述の実施例における端子
突起５の突出部分をプレス加工して端子頭部５２を形成
し、突出端面５１の面積を広げ、実装しやすくしたもの
である。このような加工を、絶縁保護体３の成形特に同
時に行えるように成形金型を工夫すれば、工数増加を防
ぐことができる。
突起５の突出部分をプレス加工して端子頭部５２を形成
し、突出端面５１の面積を広げ、実装しやすくしたもの
である。このような加工を、絶縁保護体３の成形特に同
時に行えるように成形金型を工夫すれば、工数増加を防
ぐことができる。
第７図、第８図はリードフレームのような金属基板に半
導体チップを固定した半導体装置の構造を用いた本発明
の実施例を示し、第２図と共通の部分には同一の符号が
付されている。第７図においては、金属基板７の下面に
端子突起７１が形成され、この端子突起が絶縁保護体３
の底面から突出している。金属基板７の絶縁保護体の側
面より突出した部分は、第２図のように折り曲げられな
いで切り落とされる。第８図においては、あらかじめ折
り曲げた形状の金属基板８を用い、その一部を絶縁保護
体３の外部へ突出させて面実装に利用できるようされて
いる。
導体チップを固定した半導体装置の構造を用いた本発明
の実施例を示し、第２図と共通の部分には同一の符号が
付されている。第７図においては、金属基板７の下面に
端子突起７１が形成され、この端子突起が絶縁保護体３
の底面から突出している。金属基板７の絶縁保護体の側
面より突出した部分は、第２図のように折り曲げられな
いで切り落とされる。第８図においては、あらかじめ折
り曲げた形状の金属基板８を用い、その一部を絶縁保護
体３の外部へ突出させて面実装に利用できるようされて
いる。
本発明によれば、半導体素体の両面の電極に接続される
導体の一部を絶縁保護体の同一の側の面から突出させ、
同一平面上にある端面を面実装に用いる外部接続端子と
して用いることにより、端子導体を絶縁保護体の側面か
ら引き回していないので、実装面以外の面への端子露出
が少なくて済み、回路基板上における実装回路部品の間
隔が端子引き回し分の１ｍｍ程度小さくすることが可能
になり、実装密度が向上する。また、端子導体の１８０
°の折り曲げ作業のような面倒な作業が不要となり、工
数の低減が可能になる。
導体の一部を絶縁保護体の同一の側の面から突出させ、
同一平面上にある端面を面実装に用いる外部接続端子と
して用いることにより、端子導体を絶縁保護体の側面か
ら引き回していないので、実装面以外の面への端子露出
が少なくて済み、回路基板上における実装回路部品の間
隔が端子引き回し分の１ｍｍ程度小さくすることが可能
になり、実装密度が向上する。また、端子導体の１８０
°の折り曲げ作業のような面倒な作業が不要となり、工
数の低減が可能になる。
第１図は本発明の一実施例の半導体装置を示し、（ａ）
は断面図、 （ｂ）は正面図、（Ｃ）は側面図、第２図
は従来の面実装型二端子半導体装置の断面図、第３図は
第１図の半導体装置に用いるリード線の斜視図、第４図
は第１図の半導体装置の中間工程における断面図、第５
図は本発明の別の実施例の半導体装置に用いるリード線
の斜視図、第６図は本発明のさらに別の実施例の半導体
装置の側面図、第７図、第８図はそれぞれ本発明のさら
に異なる実施例の半導体装置を示す断面図である。 半導体チップ、 ２−はんだ、 ３ 絶縁保護 体、 リード線、 ５．７１ 端子突起、 ７゜ （ａ） （Ｃ） 第１図 第２図 第３図 第５図 第４図 第６図
は断面図、 （ｂ）は正面図、（Ｃ）は側面図、第２図
は従来の面実装型二端子半導体装置の断面図、第３図は
第１図の半導体装置に用いるリード線の斜視図、第４図
は第１図の半導体装置の中間工程における断面図、第５
図は本発明の別の実施例の半導体装置に用いるリード線
の斜視図、第６図は本発明のさらに別の実施例の半導体
装置の側面図、第７図、第８図はそれぞれ本発明のさら
に異なる実施例の半導体装置を示す断面図である。 半導体チップ、 ２−はんだ、 ３ 絶縁保護 体、 リード線、 ５．７１ 端子突起、 ７゜ （ａ） （Ｃ） 第１図 第２図 第３図 第５図 第４図 第６図
Claims (1)
- １）半導体素体の両面の電極にそれぞれ接続される二つ
の導体の一部が半導体素体を包囲する絶縁保護体の同一
側の面から突出して端面が同一平面上にある外部接続端
子をなすことを特徴とする面実装型二端子半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-161344 | 1989-06-23 | ||
| JP16134489 | 1989-06-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387051A true JPH0387051A (ja) | 1991-04-11 |
Family
ID=15733296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3658890A Pending JPH0387051A (ja) | 1989-06-23 | 1990-02-17 | 面実装型二端子半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319320B2 (en) | 2010-02-08 | 2012-11-27 | Kabushiki Kaisha Toshiba | LED module |
| US8338845B2 (en) | 2010-01-29 | 2012-12-25 | Kabushiki Kaisha Toshiba | LED package and method for manufacturing the same |
| US8525202B2 (en) | 2010-01-29 | 2013-09-03 | Kabushiki Kaisha Toshiba | LED package, method for manufacturing LED package, and packing member for LED package |
-
1990
- 1990-02-17 JP JP3658890A patent/JPH0387051A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8338845B2 (en) | 2010-01-29 | 2012-12-25 | Kabushiki Kaisha Toshiba | LED package and method for manufacturing the same |
| US8525202B2 (en) | 2010-01-29 | 2013-09-03 | Kabushiki Kaisha Toshiba | LED package, method for manufacturing LED package, and packing member for LED package |
| US8319320B2 (en) | 2010-02-08 | 2012-11-27 | Kabushiki Kaisha Toshiba | LED module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5841183A (en) | Chip resistor having insulating body with a continuous resistance layer and semiconductor device | |
| US5444293A (en) | Structure and method for providing a lead frame with enhanced solder wetting leads | |
| US20220102265A1 (en) | Semiconductor device | |
| JPH0387051A (ja) | 面実装型二端子半導体装置 | |
| KR100208634B1 (ko) | 표면 실장형 반도체 장치 | |
| KR100208635B1 (ko) | 표면 실장형 반도체 장치 | |
| JP2000349222A (ja) | リードフレーム及び半導体パッケージ | |
| JP2705408B2 (ja) | 混成集積回路装置 | |
| JP2822446B2 (ja) | 混成集積回路装置 | |
| JP2536568B2 (ja) | リ―ドフレ―ム | |
| JPH0793402B2 (ja) | 半導体装置 | |
| JPS6130286Y2 (ja) | ||
| JP2858252B2 (ja) | 表面実装用電子部品の電極構造 | |
| JPH0214558A (ja) | 半導体集積回路装置 | |
| JP2879503B2 (ja) | 面実装型電子回路装置 | |
| JPH0513011Y2 (ja) | ||
| JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
| JPS5989447A (ja) | 半導体装置 | |
| JPH01287987A (ja) | 混成集積回路 | |
| KR100342813B1 (ko) | 접지선및전원선을갖는에어리어어레이범프드반도체패키지 | |
| JPH09232378A (ja) | 半導体チップ搭載の構造 | |
| JPH01270256A (ja) | 半導体装置 | |
| JPH08264705A (ja) | 半導体装置及びそれを用いた実装構造及び実装方法 | |
| JPS59194421A (ja) | チツプ型電子部品及びその製造方法 | |
| JPH0685165A (ja) | 半導体装置及び半導体装置の製造方法 |