JPH0437565A

JPH0437565A - 記録装置

Info

Publication number: JPH0437565A
Application number: JP14452090A
Authority: JP
Inventors: Tadashi Kawaguchi; 匡川口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1990-06-04
Filing date: 1990-06-04
Publication date: 1992-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は印刷すべき情報をメモリに記憶し、ＤＭＡ転送
により印刷部に転送する記録装置に関するものである。

【従来の技術】

従来のプリンタでは、例えばビットマツプ・メモリ内に
ビットパターンで展開されたプリント情報を印字部へ転
送する場合、転送効率を向上させるために、マイクロプ
ロセサはその情報転送には関与せず、ＤＭＡ　（ダイレ
クト・メモリ・アクセス）転送によってこれを行うのが
一般的である。ビットマツプメモリから印字部へ印字情報をＤＭＡ転送
するこの種の装置では、ＤＭＡ転送が全て終了する時間
を予め設定しておき、その時間を経過した後、ＤＭＡ転
送途中の転送エラーの有無を判別するように構成されて
いた。

【発明が解決しようとする課題】

従って上記従来例においては、ＤＭＡ転送途中でエラー
が発生しても、その発生時点で直ちに報告されないため
、−度に大量の印字を行なう記録装置はど、印字不良を
起こした印字用紙の発生数が多（なる。しかも、再印字
のための時間が長くなる等の問題があった。本発明は上記従来例に鑑みてなされたもので、メモリよ
り印刷手段へのＤＭＡ転送の異常を検出することにより
、装置の異常を速やかに検出できる記録装置を提供する
ことを目的とする。

【課題を解決するための手段］上記目的を達成するために本発明の記録装置は以下の様
な構成からなる。即ち、印刷情報を記憶するメモリと前記印刷情報により印刷を
行なう印刷手段とを備えた記録装置であって、予め定め
られた所定の周期で前記メモリと前記印刷手段との間で
前記印刷情報をＤＭＡ転送するＤＭＡ手段と、前記所定
の周期でＤＭＡ転送が実行されているかどうかを検出す
る周期検出手段とを備える。【作用】以上の構成において、予め定められた所定の周期で、印
刷情報を記憶するメモリと、実際に印刷を行なう記印刷
手段との間で、その印刷情報をＤＭＡ転送する時、その
所定の周期でＤＭＡ転送が実行されているかどうかを検
出するようにしている。これにより、ＤＭＡ転送に以上
が発生したことを検知することができる。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。第１図は本実施例のプリンタの構成を示すブロック図で
ある。図において、１０１はシーケンスに基づいたタイミング
でＣＰＵ１０２にホールド（ＨＯＬＤ）信号を出力する
ビデオコントローラで、ＣＰＵ１０２はこのホールド信
号１１０を入力すると、応答信号（）ＩＯＬＤＡＣＫ）
で応答するとともに、アドレスバス、データバス及び各
種制御信号をハイインピーダンスにして動作を停止する
。１０２はこのプリンタ全体を制御するＣＰＵで、内蔵
しているＲＯＭ１０２ａに記憶された制御プログラムに
従って各種制御を実行している。１０３はプリンタ・イ
ンターフェース（Ｉ／Ｆ）部１０５とメモリ１０４との
間でプリント情報のＤＭＡ転送を制御するＤＭＡコント
ローラである。１０４はＣＰＵ１０２のワークエリア及びプリント情報
を格納するために使用されるメモリ、１０５はプリンタ
・インターフェース（Ｉ／Ｆ）部で、メモリ１０４上の
ドツトデータをプリント・シーケンスに従ってプリント
部１０６へ出力している。１０６はプリンタ・インター
フェース部１０５から送られてきたドツトデータをもと
に、記録紙などにプリントするプリント部である。１０
７はタイマ回路で、ビデオコントローラ１０１よリホー
ルド信号１１０を入力するとタイマのカウント値がクリ
アされ、入力されないときはタイマ回路１０７による計
数が実行されて、所定の時間を計時するとＣＰＵ１０２
に割込みをかけている。なお、前述したホールド信号１１０は、プリント部１０
６から入力されるシーケンス・エネーブル信号や、プリ
ント部１０６の１スキャン毎に出力される水平同期信号
（ビーム検知（Ｂ　Ｄ）信号）などに基づいてＤＭＡコ
ントローラ１０３が圧力するＤＭＡ要求信号によってサ
ンプリングされる信号であるため、ＤＭＡ要求信号と同
様に一定周期の信号である。第２図は第１図に示すタイマ回路１０７の詳細構成図で
ある。ＨＯＬＤ信号１１０（ロウレベル）が入力されると、Ｏ
Ｅ倍信号ロウレベル）との論理積ゲート２０１の出力は
“０”となる。その出力はタイマ２０２のリセット端子
（ＲＳＴ）に入力するように構成されているので、ＨＯ
ＬＤ信号がタイマ２０２に入力される度にタイマ２０２
はリセットされる。ここでＯＥ倍信号ロウレベル）との
論理積が必要な理由は、ＤＭＡ転送中以外にはＨＯＬＤ
信号１１０が第１図に示すビデオコントローラ１０１か
ら出力されない場合がある。従って、ＤＭＡ転送中以外
でＯＥ倍信号常に“０”にしておけばタイマ２０２には
リセットがかかり続けることになり、タイマ２０２がカ
ウントを続けて割込みを発生し、エラーとしてを誤検出
することを防止することができる。この状態で、ＤＭＡ転送中に何らかの理由でＨＯＬＤ信
号１１０がタイマ２０２に入力されなかった場合、即ち
、ＤＭＡ転送中にエラーが発生した場合は、タイマ２０
２はリセットされないためカウント動作を続け、ある一
定の値までカウントするとタイマ出力キャリイ信号（Ｔ
ＣＡＲＲＹ）が発生する。このキャリイ信号は、後段の
マルチバイブレータ２０３に伝達され、シングルショッ
トでＴＩＲＱ信号を出力する。このＴＩＲＱ信号はＣＰ
Ｕ１０２の割り込み端子ＩＮＴに接続されているので、
ＣＰＵ１０２に対し割り込みが発生する。このように構
成すれば、ＣＰＵ　１０２は割り込みが発生した時点で
ＤＭＡ転送エラーを検出することが可能になる。更にＤ
ＭＡ転送エラーを検出した時点で、ソフトウェア処理に
よりプリント動作を中止し、用紙を排出するようにプロ
グラムを作成することにより、誤ったデータを大量にプ
リントするのを防ぐことができる。この第１の実施例におけるＣＰＵ　１０２の割込み処理
を示すフローチャートが第５図に示されており、この処
理を実行する制御プログラムはＲＯＭ　１０２　ａに記
憶されている。ここでは、タイマ回路１０７より割込み信号が入力され
ると、ステップＳ１でＯＥ倍信号ロウレベルで出力して
タイマ２０２をリセットし、ステップＳ２でプリンタ部
１０７にプリント中止を指示する。そして、ステップＳ
３に進み、図示しない表示部等にエラー表示を行って割
込み処理を終了する。［第２の実施例］この第２の実施例では、第２図に示したタイマ２０２の
代わりに、第３図に示すラッチ回路３０１を用いる。こ
のラッチ回路３０１はＨＯＬＤ信号１１０をラッチ・ク
ロック信号として動作するように接続している。以下、第３図と第４図に示したタイミングチャートを参
照して説明を行なう。まず、クロックであるＨＯＬＤ信号１１０がラッチ回路
３０１のＧ端子に入力されると、Ｄ端子は論理レベルが
“ｌ”になるようにプルアップされているため、ラッチ
回路３０１のＱ出力は１”となり、第１図のＣＰＵ１０
２からクリア信号１１２ＣＬＲが入力されるまで、この
Ｑの出力は“１”に保持されている。ここで、ＣＰＵ１
０２がこのラッチ回路３０１のＱ出力を一定周期で読出
すように構成することにより、一定周期でＨＯＬＤ信号
１１０が入力されている場合には、ＣＰＵ１０２は富に
Ｑの出力として“１”のデータを読出すことになる。こ
うして、“１”のデータを読出した後は、再度ＣＰＵ１
０２はクリア信号１１２により、ラッチ回路３０１をク
リアして、次の読出しに備えるようにしておく。これにより、もし何らかの原因でＣＰＵ１０２が読出し
たＱ出力データが“０″になると、ＨＯＬＤ信号１１０
が出力されながったことを表わしているため、ＣＰＵ１
０２はＤＭＡ転送エラーが発生したことを検出できる。ＣＰＵ１０２が転送エラーを検出した場合の処置は、前
記実施例と同様にソフトウェア処理によりプリント動作
を中止をしてやれば前記実施例と同じ効果が得られる。このときのＣＰＵ１０２処理を示したのが第６図で、こ
の処理は例えばタイマ等よりの割込み等により所定時間
毎に実行され、ステップＳｌｌでラッチ回路３０１のＱ
出力がハイレベルかどうかをみる。ハイレベルでなけれ
ばステップＳ１２に進み、対応するエラー処理を行う。一方、Ｑ出力がハイレベルであればステップＳ１３に進
み、クリア信号１１２を出力してラッチ回路３０１をク
リアして元の処理に戻る。［第３の実施例］前記２つの実施例では、ＨＯＬＤ信号１１０の周期の乱
れからＤＭＡ転送エラーを検出していたのに対し、この
第３の実施例ではＢＤ倍信号周期の乱れからＤＭＡ転送
エラーを検出している。即ち、第１図のプリント部１０６において１ドツトライ
ンの同期信号として使用される、１スキャンごとに出力
されるＢＤ倍信号、ＨＯＬＤ信号１１０のサンプリング
の基になる信号であるので、このＢＤ倍信号入力とする
タイマ回路を備えることにより、前述した第１の実施例
及び第２の実施例と同じ効果が得られることは明らかで
ある。以上説明したように本実施例によれば、ビットマツプメ
モリからプリント部インターフェースにドツトデータを
ＤＭＡ転送するプリンタにおいて、ＨＯＬＤ信号１１０
の周期の乱れによりＤＭＡ転送が正常に行なわれなかっ
たことを直ちに検出して、プリント動作を停止すること
ができるようになる。このことは不良プリントの出力を
最小限に（いとめることができるという効果を提供する
。さらに、ＣＰＵが検出したＤＭＡ転送エラーをホスト
ＣＰＵやプリンタに表示するようにすれば、使用者が容
易にエラーの原因を確認できるという効果も提供する。【発明の効果］以上説明したように本発明によれば、メモリより印刷手
段へのＤＭＡ転送の異常を検出することにより、装置の
異常を速やかに検出できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のプリンタの概略構成を
示すブロック図、第２図は第１の実施例のタイマ回路の構成を示すブロッ
ク図、第３図は第２の実施例を示すラッチ回路の構成図、第４図は第３図の回路の動作タイミングを示すタイミン
グチャート、第５図は第１の実施例のＣＰＵの割込み処理を示すフロ
ーチャート、そして第６図は第２の実施例のＣＰＵの処理を示すフローチャ
ートである。図中、１０１・・・ビデオコントローラ、１０２・・・
ＣＰＵ、１０３・・・ＤＭＡコントローラ、１０４・・
・メモリ、１０５・・・プリンタ・インターフェース部
、１０６・・・プリント部、１０７・・・タイマ回路、
１０８・・・外部インターフェース部、１１０・・・ホ
ールド信号、１１２・・・クリア信号、２０１・・・論
理和ゲート、２０２・・・タイマ、２０３・・・マルチ
バイブレーク、３０１・・・ラッチである。第３図第４図

Claims

【特許請求の範囲】

（１）印刷情報を記憶するメモリと前記印刷情報により
印刷を行なう印刷手段とを備えた記録装置であって、予め定められた所定の周期で前記メモリと前記印刷手段
との間で前記印刷情報をＤＭＡ転送するＤＭＡ手段と、前記所定の周期でＤＭＡ転送が実行されているかどうか
を検出する周期検出手段と、を備えることを特徴とする記録装置。
（２）前記周期検出手段は、クロック信号を計数して、
計数値が所定値になると割込み信号を発生するタイマを
備え、前記タイマは前記ＤＭＡ手段により発生されるＤ
ＭＡ要求信号でリセットされることを特徴とする請求項
第１項に記載の記録装置。
（３）前記周期検出手段は、前記ＤＭＡ手段により発生
されるＤＭＡ要求信号によって出力状態が変化するとと
もに、前記変化した出力状態をリセットできるラッチ回
路で構成されていることを特徴とする請求項第１項に記
載の記録装置。
（４）前記ＤＭＡ要求信号の代わりに、前記印刷手段に
て１スキャン毎に発生される水平同期信号を使用するこ
とを特徴とする請求項第２項または請求項第３項に記載
の記録装置。