JPH04367003A - シーケンス制御回路用異常検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シーケンス制御回路用
異常検出回路に関する。

【０００２】

【従来の技術】従来、シーケンス制御回路は制御対象機
器内の各種リレー接点の動作状態（オン／オフ）を示す
信号（入力信号と称す）を入力し、その信号の示すリレ
ー接点の動作状態および予め定めたシーケンスに基き、
制御機器内のリレー接点の動作状態を設定する信号（出
力信号と称す）を制御対象機器に対して出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、従来こ
の種のシーケンス回路は、製造時およびシステム設置後
に回路内の信号線の短路や構成部品の破損が生じると、
その異常を検出しにくいという不具合があった。

【０００４】そこで、本発明は、上述の点に鑑みて、シ
ーケンス制御回路の異常を目視に頼らず検出することの
可能なシーケンス制御回路用異常検出回路を提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】このような目的を達成す
るために、本発明の第１形態は、シーケンス制御回路が
正常に動作した場合の、当該シーケンス制御回路に対す
る入出力信号の変化順序を示す基準データを予め記憶し
た第１記憶手段と、前記シーケンス制御回路に対する入
出力信号の信号内容が変化したことを検出する検出手段
と、該検出手段の検出に応じて、変化後の前記入出力信
号の信号内容が前記記憶手段の基準データの示す変化順
序に従って変化しているか否かを判定し、その判定結果
として否定判定が得られた場合に、異常検知信号を発生
する第１異常判定手段とを具えたことを特徴とする。

【０００６】本発明の第２形態は、第１形態に加えて、
前記検出手段の検出間隔を計時する計時手段と、該計時
手段の計時結果を予め定めた許容時間と比較し、当該計
時結果が前記許容時間を超えた場合には、異常検知信号
を発生する第２異常判定手段とをさらに具えたことを特
徴とする。

【０００７】本発明の第３形態は、シーケンス制御回路
が正常に動作した場合の当該シーケンス制御回路に対す
る入出力信号の変化順序を示す基準データを予め記憶し
た第１記憶手段と、前記シーケンス制御回路に対する入
出力信号の信号内容が変化したことを検出する検出手段
と、該検出手段の検出に応じて、変化後の前記入出力信
号が前記記憶手段の基準データの示す変化順序に従って
変化しているか否かを判定する第３異常判定手段と、該
判定手段の判定の結果として否定判定が得られた連続回
数を計数する計数手段と、当該計数の結果を予め定めた
許容回数と比較し、当該計数の結果が前記許容回数を超
えた場合に異常検知信号を発生する第４異常判定手段と
を具えたことを特徴とする。

【０００８】本発明の第４形態は、シーケンス制御回路
が正常に動作した場合に、当該シーケンス制御回路に対
する入出力信号において発生し得る信号内容を示す基準
データを予め記憶した第２記憶手段と、前記シーケンス
制御回路に対する入出力信号の信号内容が変化したこと
を検出する検出手段と、前記シーケンス制御回路に対す
る入出力信号の信号内容が前記第２記憶手段の基準デー
タの示す信号内容のいずれかに一致しているか否かを前
記検出手段の検出毎に、判定し、当該判定の結果が否定
となった場合に異常検知信号を発生する第５異常判定手
段とを具えたことを特徴とする。

【０００９】

【作用】本発明は、シーケンス制御回路では入力信号の
信号内容に対応して出力信号の信号内容が決定されるこ
とに着目し、シーケンス制御回路の正常動作により発生
する入出力信号の信号内容を示す基準データを記憶手段
に予め記憶し、シーケンス制御回路に対する実際の動作
の監視に際し、記憶手段の基準データを用いて異常検出
を行う。

【００１０】本発明の第１形態はシーケンス制御回路に
対する入出力信号が記憶手段の基準データの示す変化順
序に沿って正しく変化していることを監視して異常検出
を行う。

【００１１】本発明の第２形態では、入出力信号の変化
する間隔を計時することにより入出力信号が一定の信号
内容を保つ時間を検出し、シーケンス制御回路の遅延異
常を検出する。

【００１２】本発明の第３形態では、シーケンス制御回
路の入出力信号が正しく変化していることを監視し、異
常検知の連続回数が許容回数を超えた場合に異常の発生
と判定する。このため、チャタリングや雑音により入出
力信号が一時的に変形してもシーケンス制御回路の異常
を誤認することはない。

【００１３】本発明の第４形態は、シーケンス制御回路
の入出力信号が不特定に変化する場合の異常検出回路で
あり、入出力信号が変化する毎に入出力信号の信号内容
と記憶手段の基準データの示す正しい信号内容とを比較
することにより異常検出を行う。

【００１４】

【実施例】以下、図面を参照して本発明実施例を詳細に
説明する。

【００１５】図１は、本発明第１実施例の回路構成を示
す。

【００１６】図１において、シーケンス制御回路１００
に対する制御機器の入出力信号線が異常検出回路２００
にも接続されている。

【００１７】異常検出回路２００内は次の各部がバスに
共通接続されている。

【００１８】入出力インタフェース（Ｉ／Ｏ）２０１：
制御機器とシーケンス制御回路１００との間で授受する
入出力信号を、サンプリングし、中央演算処理装置（Ｃ
ＰＵ）２０２の指示でバスを介し、ＣＰＵ２０２に転送
する。

【００１９】ＣＰＵ２０２：ＣＰＵ２０２内の内部メモ
リに格納された制御プログラムに従って、後述のシーケ
ンス制御回路１００の異常の有無の検出処理を行う。こ
の処理に用いるための基準データテーブルがＣＰＵ２０
２内の内部メモリに格納されている。シーケンス制御回
路１００が正常に作動している場合、シーケンス制御回
路１００に入力する入力信号の各種レベル状態に対応し
て、出力信号のレベル状態はシーケンス制御回路１００
により一義的に決定される。そこで、本実施例では複数
の入力信号および複数の出力信号のレベル状態をビット
列で表わし、正常動作において発生する入力信号および
出力信号の各レベル状態を上記ビット列で全て内部メモ
リに記憶しておく。このビット列を本実施例では基準デ
ータと呼び、実際にシーケンス制御回路１００が作動し
ているときにサンプリングされた入出力信号のビット列
と基準データのビット列の一致比較を行うことによりシ
ーケンス制御回路１００の異常検出を行う。

【００２０】また、内部メモリが本発明の第１，第２記
憶手段として動作する。

【００２１】ＣＰＵ２０２内に格納された基準データの
一例を図２に示す。図２に示す基準データのビット列は
４ビットで構成され、正常動作において発生し得るビッ
ト列パターンは４種類でアドレス順にビット列パターン
が変化することを示している。

【００２２】キーボード入力装置（ＫＢ）２０３：ＣＰ
Ｕ２０２に対する情報入力を行う。

【００２３】表示装置２０４：情報の可視表示を行う。 本実施例ではシーケンス制御回路１００の異常を検出し
た場合の警告表示に用いる。

【００２４】フロッピーディスク記憶装置（ＦＤＤ）２
０５：装着のフロッピーディスクにサンプリングした入
出力信号を保存用に書き込む。

【００２５】このような回路構成における本発明に関わ
る異常検出動作を図４の制御手順に従って説明する。図
４の制御手順は図１のＣＰＵ２０２の実行する処理手順
を示し、実際にはプログラム命令コードで記載され、Ｃ
ＰＵ２０２の内部メモリに格納されている。

【００２６】また、シーケンス制御回路１００は図３に
示すように入出力信号のレベル状態が変化して行くもの
とする。

【００２７】電源投入後、図４の制御手順が開始される
。ＣＰＵ２０２は、図２の基準データを格納する内部メ
モリの読出しアドレスを“０”に初期設定し、アドレス
“０”の基準データ“０１１０”を読出す。この後、読
出した基準データをサンプリングデータと比較のために
ＣＰＵ２０２内の第１レジスタに一時記憶する（図４の
ステップＳ１００→Ｓ１０１）。

【００２８】ＣＰＵ２０２はサンプリングタイミングに
到達するまで、待機し、サンプリングタイミングｔ１に
到達すると（ステップＳ１０２）、ＣＰＵ２０２は、Ｉ
／Ｏ２０１を介して、現在のシーケンス制御回路１００
に対する入出力信号“０１１０”（図３参照）をサンプ
リングする。次に、ＣＰＵは前回までにサンプリングさ
れた入出力信号を記憶しておく第２レジスタの格納値と
サンプリングデータの一致比較を行うことにより入出力
信号が前回のサンプリングタイミングから変化したか否
かを判定する。（図４のステップＳ１０４）。

【００２９】このときのＣＰＵ２０２が本発明第１形態
の検出手段として動作する。

【００３０】なお、時刻ｔ１で第１回目のサンプリング
データが得られたときは、第２レジスタにはサンプリン
グデータが書き込まれておらず、否定判定が得られる。 この結果、サンプリングデータが変化したものと見なさ
れ、サンプリングデータが第２レジスタに格納される（
図４のステップＳ１０５）。

【００３１】次に、ＣＰＵ２０２は第１レジスタの格納
値（アドレス“０”の基準データ“０１１０”と第２レ
ジスタの格納値（時刻ｔ１のサンプリングデータ“０１
１０”とを比較する（図４のステップＳ１０６）。この
比較の結果、一致判定が得られるので、手順はステップ
Ｓ１０６→Ｓ１０７へと進み、内部メモリの基準データ
の読出しアドレスが“０”から“１”に更新される。

【００３２】この後、手順はステップＳ１０１へ戻るの
で、アドレス“１”の基準データ“０１００”（図２参
照）が比較のために第１レジスタに格納される。

【００３３】次のサンプリング時刻ｔ２にサンプリング
データ“０１１０”が得られると、ＣＰＵ２０２は前回
のサンプリング時刻ｔ１で得られたサンプリングデータ
（第２レジスタの格納値）“０１１０”と比較し、変化
の有無を判定する（図４のステップＳ１０４）。

【００３４】この判定の結果は変化無しが得られるので
、手順はステップＳ１０２に戻り、ＣＰＵ２０２は次の
サンプリング時刻ｔ３になるのを待つ。

【００３５】サンプリング時刻ｔ３で得られたサンプリ
ングデータ“０１００”は前回までのサンプリングデー
タ“０１１０”と異なるのでサンプリングデータの変化
有りがステップＳ１０４で検出され、第２レジスタには
新しいサンプリングデータ“０１００”が格納される（
図４のステップＳ１０２→Ｓ１０３→Ｓ１０４→Ｓ１０
５）。

【００３６】このようにして、前回までのサンプリング
データと今回の新しいサンプリングデータとの一致比較
を行うことによりサンプリングデータが変化したことを
検出する。また、サンプリングデータが変化しない場合
は、手順はステップＳ１０２→Ｓ１０３→Ｓ１０４→Ｓ
１０２のループ処理を繰り返す。サンプリングデータが
変化したことが検出された場合は第２レジスタの格納値
が新しいサンプリングデータに更新され、新しいサンプ
リングデータと基準データとの比較により、サンプリン
グデータの正常確認、すなわち、シーケンス制御回路１
００の正常動作の確認が行なわれる（図４のステップＳ
１０５→Ｓ１０６）。

【００３７】このときのＣＰＵ２０２が本発明第１形態
の第１異常判定手段として動作する。

【００３８】サンプリングデータの正常確認の後、基準
データは次に発生すべきサンプリングデータと比較する
基準データに更新される（図４のステップＳ１０６→Ｓ
１０７→Ｓ１０１）。

【００３９】以上の処理手順を繰り返して、異常検出回
路２００は、シーケンス制御回路１００の動作を監視す
る。たとえば時刻ｔ６において、制御対象機器内の接点
がばたつき（チャタリング）を生じ、サンプリングデー
タが“０００１”（図３参照）となった場合、図４のス
テップＳ１０４でサンプリングデータの変化が検出され
、ステップＳ１０６で基準データとサンプリングデータ
が異なること、すなわち、異常の発生が検出される。 この検出（ＣＰＵ２０２内の異常検知信号の発生）に応
じＣＰＵ２０２はＣＲＴ表示装置２０４に警告メッセー
ジを表示し、異常の発生をオペレータに報らせる（図４
のステップＳ１０６→Ｓ１０８）。

【００４０】以上、説明したように第１実施例ではシー
ケンス制御回路１００に対する入出力信号の変化順序が
予め用意した基準データの変化順序に合致しているか否
かを判定することにより異常検出を行う。入出力信号が
異常となるケースには、シーケンス制御回路内の内部故
障，入出力信号線上での雑音混入，制御対象機器内の接
点故障（チャタリングを含む）が有る。

【００４１】したがって、第１実施例は入出力信号の異
常を許さないシーケンス制御回路に用いる場合に好適で
ある。

【００４２】第１実施例の他の形態には次の例が上げら
れる。

【００４３】（１）第１実施例は入出力信号の変化順序
が一定順序となるシーケンス制御回路に用いる例である
。一定順序を終了した後、第１番目の入出力信号パター
ンに戻る場合は、基準データの読取りアドレスが最終ア
ドレスに到達したときに、読取りアドレスを初期化する
手順を加える。

【００４４】次に、短時間の入出力信号の異常、たとえ
ば雑音混入やチャタリングおよびサンプリングとサンプ
リングの間に入出力信号が２回以上変化する場合、異常
と誤認しないようにした第２実施例を説明する。

【００４５】第２実施例の回路構成は図１の回路構成と
同様のものとすることができるが、図１のＣＰＵ２０２
の実行する手順が異なる。

【００４６】第２実施例では第１実施例と同様、シーケ
ンス制御回路１００の入出力信号がＣＰＵ２０２内の基
準データテーブルに記載した基準データの順序に従って
変化することを監視する。ただし、異常を検出するため
の判断規準は次の通りである。

【００４７】（１）一定時間以上入出力信号が変化しな
い遅延異常の判断規準：今回のサンプリングデータと前
回のサンプリングデータとが一致する回数を計数し、そ
の計数値が第１の許容値を超えたときに遅延異常と判定
する。本実施例では上記回数を格納しておくレジスタを
カウンタと称す。また、前回のサンプリングデータを一
時記憶するレジスタを前回レジスタと称す。

【００４８】（２）第１の誤動作の判断規準：サンプリ
ングデータと比較対象の基準データの不一致が生じた後
、次回のサンプリングデータも不一致で、かつ、前回の
サンプリングデータと同一でなく、ならびに現在、比較
すべき基準データの次の基準データおよび次の次の基準
データのいずれとも一致しない場合にシーケンス制御回
路１００は第１の誤動作と判定する。本実施例では比較
対象の基準データとサンプリングデータの不一致を生じ
たことを記憶するためのレジスタを予備フラグと称する
。また、予備フラグの“０”により不一致が発生してい
ないことを示し、予備フラグの“１”により不一致が発
生したことを示す。

【００４９】（３）第２の誤動作の判断規準：比較対象
の基準データのサンプリングデータの不一致回数が許容
回数を超え、かつ、許容回数を超えた時点のサンプリン
グデータより１つ前のサンプリングデータが比較対象の
基準データの次の基準データとも一致しない場合に第２
の誤動作と判定する。

【００５０】本実施例では、上記不一致回数を格納する
レジスタを予備カウンタと称する。また、不一致のサン
プリングデータを記憶しておくためのレジスタを予備レ
ジスタと称す。

【００５１】（４）正常動作の判断規準：上述の（１）
〜（３）の規準に合致しない場合はシーケンス制御回路
１００は正常と判断する。

【００５２】以上のような判断規準に従って異常検出処
理を行うためのＣＰＵ２０２の制御手順を図５に示し、
各異常検出処理を説明する。

【００５３】このために、正常動作時のサンプリングデ
ータの変化を図６に示す。遅延異常のサンプリングデー
タの変化を図７に示す。シーケンス制御回路の第１の誤
動作により生じるサンプリングデータの変化を図８に示
す。第２の誤動作のサンプリングデータの変化を図９に
示す。

【００５４】これら図面を参照しつつ、上述の各種異常
を検出する動作を説明する。

【００５５】Ａ）正常動作の確認 前回レジスタには前回のデータＤ１（図６参照）が格納
されており、比較対象の基準データにＤ１（図６参照）
が設定されているものとする。

【００５６】サンプリングデータＤ１（図６参照）が読
取られると（図５のステップＳ２００）、サンプリング
データと前回レジスタの前回データＤ１の一致が検出さ
れる（図５のステップＳ２１０）。

【００５７】この結果、手順はステップＳ２１１→Ｓ２
１２へと進み、カウンタの計数値は初期値“１”に“１
”が加えられた値“２”となる。この値は許容値以下で
あるので、次回のデータサンプリングが行なわれる。（
図５のステップＳ２１３→Ｓ２００）。

【００５８】サンプリングデータＤ２と前回データとの
比較処理の結果は一致せずとなるので、次に、比較対象
の基準データＤ２とサンプリングデータＤ２の一致比較
が行なわれる（図５のステップＳ２１０→Ｓ２２０）。

【００５９】この比較結果において、一致判定が得られ
るので、手順はステップＳ２２０→Ｓ２２１と進み、前
回レジスタに今回のサンプリングデータＤ２に更新され
、比較対象の基準データがＤ１からＤ２に設定される。 また、カウンタは“１”に、予備フラグは“０”に設定
される（図５のステップＳ２２１〜Ｓ２２４）。

【００６０】次にサンプリングしたデータがチャタリン
グにより変形したデータＸ１の場合は、ステップＳ２１
０，２２０，２３０で否定判定が得られ、異常のサンプ
リングデータが予備レジスタに格納され、予備カウンタ
の異常検出回数が“１”に、予備フラグが異常有りの“
１”に設定される（図４のステップＳ２３１〜Ｓ２３３
）。

【００６１】次にサンプリングデータとしてＤ２（図６
参照）が得られると（図５のステップＳ２００）、前回
レジスタの格納データＤ２と今回のサンプリングデータ
Ｄ２との一致がみられるので、前回サンプリングされた
異常データＸ１（図６参照）の発生期間は正常動作の範
囲内に見なされ、カウンタの計数値を更新後、予備フラ
グは正常復帰を示す“０”に設定され、次のサンプリン
グデータの読取り処理に移行する（図５のステップＳ２
１１〜Ｓ２１３→Ｓ２００）。

【００６２】以下、サンプリングデータが正常に変化す
る毎にステップＳ２１１〜Ｓ２２４の処理により前回レ
ジスタの格納データおよび比較対象の基準データが更新
され、シーケンス制御動作の正常確認が行なわれる。

【００６３】以上、説明したようにチャタリングや雑音
混入により変形したサンプリングデータのサンプリング
回数が所定回数以下の間は異常の発生とは見なされない
。

【００６４】Ｂ）遅延異常の検出 図７に示すように、正常なサンプリングデータＤ２が得
られた場合でも、サンプリング毎に、データ無変化の状
態のサンプリング回数すなわち、無変化の時間がカウン
タにより計数され（図５のステップＳ２１１）、カウン
タの計数値が許容値（例えば“３”）を超えた段階で遅
延異常が検出される（図５のステップＳ２１３→Ｓ２８
０）。したがって上記カウンタが本発明第２形態の計時
手段として動作し、許容値比較を行うときのＣＰＵ２０
２が第２異常判定手段として動作する。

【００６５】ＣＰＵ２０２はこの遅延異常の検出に応じ
てＣＲＴ表示装置２０４に遅延異常の旨を警告表示する
。

【００６６】Ｃ）第１の誤動作の検出 図８に示すような異なる異常データが連続して２回発生
する異常検出について説明する。

【００６７】正常データＤ１が２回サンプリングされた
段階で予備フラグは“０”、前回レジスタはデータＤ１
が格納され、比較対象の基準データにはＤ２が設定され
ている。

【００６８】サンプリングデータＸ１が読取られると（
図５のステップＳ２００）、データの変化有りがステッ
プＳ２１０で検出され、次にサンプリングデータＸ１が
異常であることがステップＳ２２０で検出される（図５
のステップＳ２１０→Ｓ２２０）。

【００６９】また、異常データの発生が初めてであるこ
とが予備フラグ“１”でないことにより検出される（図
５のステップＳ２３０）。この結果、手順はステップＳ
２３１へと進む。ステップＳ２３１において、サンプリ
ングデータＸ１が予備レジスタに格納され、続いて異常
発生回数として“１”が予備カウンタに設定され、異常
発生を示す“１”が予備フラグに設定される（図５のス
テップＳ２３２→Ｓ２３３→Ｓ２００）。

【００７０】次に異常のサンプリングデータＸ２（図６
参照）がサンプリングされて、（図５のステップＳ２０
０）、サンプリングデータＸ２が前回レジスタに格納の
正常なデータＤ１と異なること、サンプリングデータＸ
１が異常データであることが検出される（図５のステッ
プＳ２１０→Ｓ２２０）。

【００７１】また、現在、予備フラグが“１”に設定さ
れていることから前回のサンプリングデータが異常であ
ることが確認される（図５のステップＳ２３０）。

【００７２】さらに、今回の異常サンプリングデータＸ
２が前回のサンプリングデータＸ１（予備レジスタの格
納値）と異なることがステップＳ２４０で検出される。

【００７３】続いて、現在の比較対象の基準データＤ２
の次の基準データＤ３（図７参照）および次の次の基準
データＤ４と異常サンプリングデータＸ２との比較によ
り（図５のステップＳ２５０，Ｓ２６０）、システム制
御回路１００の異常（第１の誤動作）であることが確認
される（図５のステップＳ２６１）。

【００７４】この異常検出結果はＣＰＵ２０２によりＣ
ＲＴ表示装置２０４に表示される。

【００７５】なお、現在の比較対象の基準データＤ２以
後の基準データＤ３又はＤ４と異常とみなされたサンプ
リングデータＸ２が一致した場合は、前回の異常サンプ
リングデータＸ１は雑音影響やチャタリングにより信号
変形したと判断し、現在の比較対象の基準データを新し
い基準データに設定し、前回レジスタの内容を今回のサ
ンプリングデータＸ２（基準データＤ３又はＤ４）に入
れ替える（図５のステップＳ２５１→Ｓ２４６又はステ
ップＳ２７１→Ｓ２７２）。

【００７６】この後、正常データの変化の検出処理と同
様カウンタ、予備フラグを初期値化してサンプリングデ
ータの監視を続行する（図５のステップＳ２４７→Ｓ２
４８）。

【００７７】Ｄ）第２の誤動作の検出 図９に示すように基準データの中に含まれるデータであ
っても、正しい変化順に沿っていないデータが複数回サ
ンプリングされる場合には、第２番目のサンプリングデ
ータＤ４がサンプリングされたときに、図５のステップ
Ｓ２２０，Ｓ２３０で異常データが検出され、（この処
理を実行するときのＣＰＵ２０２が本発明第３形態の第
３異常判定手段として動作する）、予備レジスタに異常
データが一時記憶される（図５のステップＳ２３１）。

【００７８】この後、データがサンプリングされる毎に
同一の異常データがサンプリングされたことが検出され
（図５のステップＳ２１０〜Ｓ２４０）、その検出回数
が予備カウンタに記憶される（図５のステップＳ２４１
）。

【００７９】検出回数が許容回数を超えた時点で、予備
レジスタに格納されている異常データが、現在の比較対
象の基準データＤ２の次の基準データＤ３でないことを
確認した場合に、予備レジスタに格納の異常データは第
２の誤動作で得られたデータと判定する（図５のステッ
プＳ２４２→Ｓ２４３→Ｓ２８３）。この処理を実行す
るときのＣＰＵ２０２が本発明第３形態の第４異常判定
手段として動作する。

【００８０】この後、ＣＲＴ表示装置２０４に第２に誤
動作の発生が警告表示される（図５のステップＳ２８２
）。

【００８１】以上、説明した第２実施例の異常検出処理
では、サンプリングデータが基準データの通り変化して
行くことをＣＰＵ２０２により確認することは第１実施
例と同様であるが、異常データが発生しても同一データ
の連続発生回数が許容回数を超えない限り異常の発生と
判定されない。

【００８２】このため、チャタリング，雑音の影響によ
り実際のデータが信号線上で変形してもシーケンス制御
回路１００自体の動作は正常とみなされる。

【００８３】第１，第２実施例はシーケンス制御回路１
００の制御動作（シーケンス動作）が予め定められた順
序で変化する例であったが、電子機器に対してフィード
バック制御を行う場合、シーケンス動作は不特定順序と
なる。このような動作制御を行うシーケンス制御回路に
好適な第３実施例を次に説明する。

【００８４】第３実施例の回路構成は図１の回路と同様
とすることができるが、ＣＰＵ２０２の実行する制御手
順が異なる。

【００８５】また、データテーブル２０２Ａ（本発明第
４形態の第２記憶手段）には基準データを登録しておく
が基準データの登録順序は不特定でよい。

【００８６】第３実施例におけるＣＰＵ２０２の処理手
順を図１０に示す。

【００８７】本実施例ではデータをサンプリングする毎
に、データテーブル２０２Ａの格納の全ての基準データ
とサンプリングデータとの一致比較を行う。一致判定が
得られた場合はシーケンス制御１００は正常、全ての基
準データと一致しない場合はサンプリングデータは異常
、すなわち、シーケンス制御回路１００は異常と判定す
る。

【００８８】この制御処理を行うときのＣＰＵ２０２が
本発明第４形態の第５異常判定手段として動作する。

【００８９】なお、図１０の制御手順ではチャタリング
の影響を考慮していないが、第２実施例のようにチャタ
リング影響を除去したい場合は、異常の連続発生回数を
計数し、その計数結果が許容回数を超えたときに、異常
の発生と判定する手順にするとよい。

【００９０】以上、説明した第１〜第３実施例はＣＰＵ
２０２が制御手順（ソフトウェア）を実行することによ
り異常検出処理を行うようにしているが、他の電子回路
を用いて構成することもできる。

【００９１】第１実施例と同様の異常検出回路を実現す
るための他の回路構成を参考のために図１１に示してお
く。この例では、メモリ３０８に基準データを変化順に
記憶しておく。

【００９２】シーケンス制御回路の入出力信号をバッフ
ァ３０２に記憶すると共に、一定時間後、バッファ３０
６に転送する。バッファ３０２およびバッファ３０６の
格納信号を比較器３０５により一致比較することにより
入出力信号の変化を検出する。

【００９３】比較器３０５の不一致判定信号の発生回数
をカウンタ３０７により計数し、その計数結果をメモリ
３０８に対するアドレス入力とする。

【００９４】メモリ３０８はアドレス指定された基準デ
ータを比較器３０３に出力し、バッファ３０２の保持デ
ータとの一致比較を行うことにより入出力信号の異常検
出を行う。比較器３０３の不一致判定信号が異常検知信
号としてＤ型フリップフロップ３０４により外部に保持
出力される。

【００９５】以上、説明した第１実施例〜第３実施例は
いずれもシーケンス制御回路の入出力信号を監視するの
で、オペレータによるシーケンス制御回路の内部の目視
確認に頼らず異常検出を行うことができる。

【００９６】本実施例の他、次の例が挙げられる。

【００９７】１）異常検出に用いる基準データの登録は
異常検出回路の利用形態に応じ次のように定めるとよい
。

【００９８】ａ）異常検出回路をシーケンス制御回路内
に固定設置する場合は、リードオンリメモリ（ＲＯＭ）
等の不揮発性メモリを基準データの記憶用に用いる。そ
して、異常検出回路製造時にＲＯＭに基準データを書き
込む。

【００９９】ｂ）プログラマブルコントローラのように
シーケンス制御回路のシーケンス制御内容を可変できる
場合は、シーケンス制御回路が正常に動作しているとき
の入出力信号を図１のＩ／Ｏ回路２０１を介してＣＰＵ
２０２により読取り、基準データとして内部メモリに登
録記憶するようにしてもよい。この場合、入出力信号の
変化を検出し、変化を検出する毎に変化後の入出力信号
を登録の基準データとして取り扱う。

【０１００】２）異常検出回路はシーケンス制御回路に
対して固定接続しても脱着接続してもよい。製造時やシ
ステム設置時のシーケンス制御回路を異常チェックする
場合は異常検出回路を交換的に接続すればよいし、オペ
レータが点検するのが困難な場所にシーケンス制御回路
を設置する場合は異常検出回路を固定接続するとよい。

【０１０１】

【発明の効果】以上、説明したように、本発明によれば
、目視確認に頼らず、シーケンス制御回路の異常を自動
検出することができるので、シーケンス制御回路の異常
検出に関わるオペレータの労力を軽減することができる
。

【図面の簡単な説明】

【図１】本発明第１実施例の回路構成を示すブロック図
である。

【図２】本発明第１実施例の基準データの内容および変
化順序を示す説明図である。

【図３】本発明第１実施例のサンプリングデータの変化
順序を示す説明図である。

【図４】本発明第１実施例のＣＰＵ２０２の処理手順を
示すフローチャートである。

【図５】本発明第２実施例のＣＰＵ２０２の処理手順を
示すフローチャートである。

【図６】異常データの発生過程を示す説明図である。

【図７】異常データの発生過程を示す説明図である。

【図８】異常データの発生過程を示す説明図である。

【図９】異常データの発生過程を示す説明図である。

【図１０】本発明第３実施例のＣＰＵ２０２の処理手順
を示すフローチャートである。

【図１１】本発明第１実施例の他の回路構成を示すブロ
ック図である。

【符号の説明】

１００　　シーケンス制御回路 ２００　　異常検出回路 ２０１　　Ｉ／Ｏ ２０２　　ＣＰＵ ２０２Ａ　　基準データテーブル ２０３　　キーボード ２０４　　ＣＲＴ表示装置 ２０５　　ＦＤＤ ３０２，３０６　　バッファ ３０３，３０５　　比較器 ３０４　　Ｄ型フリップフロップ ３０７　　カウンタ ３０８　　メモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　シーケンス制御回路が正常に動作した
   場合の、当該シーケンス制御回路に対する入出力信号の
   変化順序を示す基準データを予め記憶した第１記憶手段
   と、前記シーケンス制御回路に対する入出力信号の信号
   内容が変化したことを検出する検出手段と、該検出手段
   の検出に応じて、変化後の前記入出力信号の信号内容が
   前記記憶手段の基準データの示す変化順序に従って変化
   しているか否かを判定し、その判定結果として否定判定
   が得られた場合に、異常検知信号を発生する第１異常判
   定手段とを具えたことを特徴とするシーケンス制御回路
   用異常検出回路。
2. 【請求項２】　　前記検出手段の検出間隔を計時する計
   時手段と、該計時手段の計時結果を予め定めた許容時間
   と比較し、当該計時結果が前記許容時間を超えた場合に
   は、異常検知信号を発生する第２異常判定手段とをさら
   に具えたことを特徴とする請求項１に記載のシーケンス
   制御回路用異常検出回路。
3. 【請求項３】　　シーケンス制御回路が正常に動作した
   場合の、当該シーケンス制御回路に対する入出力信号の
   変化順序を示す基準データを予め記憶した第１記憶手段
   と、前記シーケンス制御回路に対する入出力信号の信号
   内容が変化したことを検出する検出手段と、該検出手段
   の検出に応じて、変化後の前記入出力信号が前記記憶手
   段の基準データの示す変化順序に従って変化しているか
   否かを判定する第３異常判定手段と、該判定手段の判定
   の結果として否定判定が得られた連続回数を計数する計
   数手段と、当該計数の結果を予め定めた許容回数と比較
   し、当該計数の結果が前記許容回数を超えた場合に異常
   検知信号を発生する第４異常判定手段とを具えたことを
   特徴とするシーケンス制御回路用異常検出回路。
4. 【請求項４】　　シーケンス制御回路が正常に動作した
   場合に、当該シーケンス制御回路に対する入出力信号に
   おいて発生し得る信号内容を示す基準データを予め記憶
   した第２記憶手段と、前記シーケンス制御回路に対する
   入出力信号の信号内容が変化したことを検出する検出手
   段と、前記シーケンス制御回路に対する入出力信号の信
   号内容が前記第２記憶手段の基準データの示す信号内容
   のいずれかに一致しているか否かを前記検出手段の検出
   毎に、判定し、当該判定の結果が否定となった場合に異
   常検知信号を発生する第５異常判定手段とを具えたこと
   を特徴とするシーケンス制御回路用異常検出回路。